【課題】シリサイド層の凝集を抑えることができ、コンタクト抵抗が低抵抗化され、断線の発生が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成されたゲート電極１０４および不純物拡散領域１０５と、ゲート電極１４および不純物拡散領域１０５の上に形成されたシリサイド層１０６と、シリサイド層１０６上に形成された第１のエッチングストップ膜１１０とを備えている。第１のエッチングストップ膜１１０は、シリサイド層１０６上に設けられた下層コンタクトプラグ１０９の側面を囲んで形成される。 （もっと読む）

【課題】導電体プラグと金属シリサイド層との接触面積を容易に確保することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上にゲート電極１２が形成される。ゲート電極１２の側面には、サイドウォール絶縁膜１４が形成される。ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に不純物領域１５が形成される。不純物領域１５の表面に、金属シリサイド層１６が形成される。金属シリサイド層１６が形成されると、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させるエッチングが行われる。当該エッチングが行われた半導体基板１１上に、ライナー膜１７、および層間絶縁膜１８が形成された後、層間絶縁膜１８およびライナー膜１７にコンタクトホール１９が形成される。コンタクトホール１９に導電体を充填することで、導電体プラグ２０が形成される。 （もっと読む）

【課題】ゲート電極をより確実にフルシリサイド化できる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０に、活性領域１１よりも高い上面を有する素子分離領域１２を形成した後、活性領域１１および素子分離領域１２の上にゲート配線形成用膜１４および保護膜形成用膜１５を形成する。その後、保護膜形成用膜１５を研磨して平坦化する。次に、パターニングを行うことにより、ゲート電極部１４ａ、ゲート配線部１４ｂおよび保護膜１５ａ、１５ｂを形成した後、サイドウォール１７を形成する。 （もっと読む）

【課題】高い信頼性と低い電気抵抗を有する配線構造を備えた半導体装置、およびその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成されたシリサイド層と、
前記シリサイド層上に形成された層間絶縁膜と、前記層間絶縁膜内に形成され、前記シリサイド層に前記コンタクト膜を介して電気的に接続された金属層と、前記金属層と前記層間絶縁膜との間に形成された拡散バリア膜と、を備え、前記コンタクト膜は、前記金属層に含まれる金属元素と、前記拡散バリア膜に含まれる金属元素と、前記シリサイド層に含まれる金属元素またはＳｉと、を少なくとも１つずつ含むことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】材料の利用効率を向上させ、かつ、作製工程を簡略化して作製可能な表示装置及びその作製技術を提供することを目的とする。
【解決手段】導電層上にマスクを設け、マスクを設けた導電層上に絶縁膜を成膜し、マスクを除去することで開口を有する絶縁層を形成する。露出した導電層と接するように開口に導電膜を形成することによって、導電層及び導電膜は絶縁層を介して電気的に接続することができる。開口の形状はマスク形状を反映し、柱状（角柱、円柱、三角柱など）、針状などを用いることができる。 （もっと読む）

誘電材料層などのパターニングされた誘電層に基づいてシリサイデーションプロセスを実行することによって、各々の金属シリサイド部位を各々のコンタクト領域に非常に局所的なやり方で供給することができ、一方で、全体の金属シリサイド量を著しく減らすことができる。このようにして、金属シリサイドが電界効果トランジスタのチャネル領域に及ぼす悪影響を著しく減らすことができ、なおかつコンタクト抵抗を小さく維持することができる。
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【課題】半導体素子及びその製造方法を提供する。
【解決手段】実施例に係る半導体素子は、所定の金属層が形成されている基板と、所定の最小線幅に対して１／２以下の最小線幅を有し、前記金属層に形成される第１空間と、前記第１空間と異なる高さに前記１／２以下の最小線幅を有し、前記金属層に形成される第２空間と、を含む。前記第２空間は、前記第１空間から前記１／２以下の最小線幅の距離を置いて形成されていると好適である。 （もっと読む）

【課題】フォトリソ工程を簡便に削減できるパター形成方法を考案し、液晶表示装置の製造工程を大幅に削減できるＴＦＴの新しい製造方法を提供する。
【解決手段】ＴＦＴを構成する材料膜を絶縁膜基板上に積層して成膜してから、膜厚が互いに異なる複数の領域を有するレジストマスクを上記材料膜の最上層にパターニングして形成する。そして、このレジストマスクを用いたリフトオフの方法で導電体膜のパターン形成を行う。あるいは、別に形成した膜厚が互いに異なる複数の領域を有するレジストマスクをエッチングマスクにして積層した材料膜のうち複数の材料膜を順次に加工する。このような新規なパターン形成方法および加工方法により、従来の技術で５回のフォトリソ工程で製造していた液晶表示装置を２回あるいは３回のフォトリソ工程で製造する。 （もっと読む）

本発明は、少なくとも１つの半導体素子を備える半導体本体（１）を備える半導体デバイス（１０）を製造する方法に関し、半導体本体（１）の上には、メサ形状半導体領域（２）が形成され、マスキング層（３）が、メサ形状半導体領域（２）の上に蒸着され、その頂部でメサ形状半導体領域（２）の側面と境界を接するマスキング層（３）の一部（３Ａ）が取り除かれ、導電性接続領域（４）が、結果として得られる構造の上に形成され、メサ形状半導体領域（２）のための接点を形成する。本発明によれば、マスキング層（３）の部分（３Ａ）の除去後、導電性接続領域（４）の形成前に、メサ形状半導体領域（２）が、マスキング層（３）の部分（３Ａ）の除去によって自由にされるメサ形状半導体領域（２）の側面で追加的半導体領域（５）によって広げられる。このようにして、極めて低い接触抵抗を有するデバイス（１０）が簡単な方法で得られる。好ましくは、メサ形状半導体領域（２）は、ＶＬＳのようなさらなるエピタキシアル成長プロセスによってナノワイヤによって形成される。追加的領域（５）は、例えば、ＭＯＶＰＥによって得られ得る。

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【課題】簡単なプロセスで平坦性に優れた配線を得ることができる配線形成方法を提供する。
【解決手段】基体１１０の表面の凹部１１３内に埋め込まれた配線１１４を形成する配線形成方法であって、（Ａ）基体１１０の表面に、開口部１１２を備えたマスク材料層１１１を形成し、（Ｂ）マスク材料層１１１における開口部１１２の底部に位置する基体１１０をエッチングすることにより、基体１１０にマスク材料層１１１に対してアンダーカット形状の凹部１１３を形成し、その後、（Ｃ）マスク材料層１１１の開口部１１２内を含む全面に、配線材料層１１４をスパッタリング法により形成し、その後、（Ｄ）マスク材料層１１１及びマスク材料層１１１上の配線材料層１１４を基体１１０から除去し、凹部１１３内に配線材料層１１４を残し、以て、配線を得る工程を具備する。 （もっと読む）

【課題】トレンチ構造のトランジスタの形状及び電極構造に関して自由に設計を行なうことができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０の表面には複数の凹部１０ａ，１０ａ，…が設けられ、各凹部１０ａには、表面からエミッタ領域ＲＥとベース領域ＲＢとがこの順序で配置されている。その他の領域がコレクタ領域ＲＣとなってトランジスタを構成する。基板全面に電極としての導電体を設ける場合、凹部１０ａによる段差のため、ベース領域ＲＢ上のベース電極１２Ｂとエミッタ領域ＲＥ上のエミッタ電極１２Ｅとは分離された状態で形成される。そして、エミッタ電極１２Ｅ及びベース電極１２Ｂを被覆する層間絶縁膜１３を形成し、層間絶縁膜１３を介してエミッタ電極１２Ｅ及びベース電極１２Ｂとそれぞれコンタクトを取るためのボンディングパッド１４Ｅ及び１４Ｂをデバイスの上層に形成する。 （もっと読む）

【課題】 低誘電率層間絶縁膜および／または金属膜の酸化を確実に抑止することが可能であり、しかも、プロセスの再現性に優れた熱処理方法を提供する。
【解決手段】 熱処理方法は、ｌｏｗ−ｋ膜および配線層が成膜されたウエハＷを熱処理炉４１内に収容する工程と、熱処理炉４１内に、気相の無水酢酸をマスフローコントローラ４４ｄによって流量調整しながら供給する工程と、気相の無水酢酸が供給された熱処理炉４１内のウエハＷを、熱処理炉４１に設けられたヒーター４１ｂによって加熱する工程とを含む。 （もっと読む）

【課題】シェアードコンタクトホールの中に位置するサイドウォールがエッチングされてリーク電流が増加することを抑制できる半導体装置の製造方法を提供する。
【解決手段】第２のトランジスタのシリコン窒化膜からなるサイドウォール５ｂ上に、シリコン酸化膜から構成される第１のエッチングストッパー膜８を形成する。第１及び第２のトランジスタ上並びに第１のエッチングストッパー膜８上に、シリコン窒化膜から構成される第２のエッチングストッパー膜９を形成する。第２のエッチングストッパー膜９上に、シリコン酸化膜から構成される層間絶縁膜１０を形成し、層間絶縁膜１０上に、レジストパターン５０を形成する。レジストパターン５０をマスクとして層間絶縁膜１０、第２のエッチングストッパー膜９、及び第１のエッチングストッパー膜８をエッチングすることにより、ノーマルコンタクトホール１０ａ及びシェアードコンタクトホール１０ｂを形成する。 （もっと読む）

【課題】コンタクトホールのサイズの安定した減少を実現でき、素子の信頼性を向上させるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０１上に層間絶縁膜１０５とハードマスク膜パターン１０６ａを形成し、それらの表面を覆うようにしてスペーサ膜１０９を形成する。第１のエッチング工程で層間絶縁膜１０５にコンタクトホール（図４中の符号２００）を形成し、スペーサ膜１０９も第１のエッチング工程にて除去し、ハードマスク膜パターン１０６ａを除去するための第２のエッチング工程を実施する。それにより、コンタクトホールのサイズを減少させる必要がある場合、あるいは隣り合うコンタクトホールどうしの間隔スペースを減少させる必要がある工程にあって、リソグラフィ工程の限界を克服しつつ、コンタクトホールのサイズを安定して減少させ、ブリッジの発生を抑えて素子の信頼性を高める。 （もっと読む）

【課題】ホール内の導電層に空隙を生じさせないように構成することで導電層の高抵抗化を抑制できるようにする。
【解決手段】コンタクトホール７内において、第３の導電層１６が第２の導電層１５の内側に形成されている。したがって、第２の導電層１５がコンタクトホール７の内面に沿って形成されその内側に空隙が存在するようなことがあってもこの空隙を埋込むことができ、第２および第３の導電層１５および１６の高抵抗化を抑制することができ、第２および第３の導電層１５および１６の抵抗値の低減化を図ることができる。 （もっと読む）

【課題】従来の製造方法においては、オーバーエッチングによりコンタクト底部の表面荒れが引き起こされ、それにより半導体装置の特性ばらつきが増大してしまう。
【解決手段】Ｐ型シリコン基板１に形成されたトレンチの底部に設けられたコレクタ領域４を有するバイポーラトランジスタを形成する。Ｐ型シリコン基板１上に層間絶縁膜２３を形成する。トレンチの上部の層間絶縁膜２３を途中までエッチングすることにより、コレクタコンタクト用開口の一部３０を形成する。トレンチの上部の層間絶縁膜２３を上記底部に達するまでエッチングすることにより、コレクタコンタクト用開口の残りの部分３２を形成する。コレクタコンタクト用開口の残りの部分３２の形成は、エミッタコンタクト用開口２５およびベースコンタクト用開口２７の形成と同時に実行される。 （もっと読む）

【課題】すり鉢状のコンタクトホールを容易に形成する。
【解決手段】半導体基板１１上に金属膜１２を形成し、金属膜１２上にＳｉＯ_２膜１３を形成し、ＳｉＯ_２膜１３上に第１のレジスト膜１４を形成し、レジスト膜１４上に第２のレジスト膜１５を形成し、レジスト膜１５にコンタクトホール形成用の開口部１６を形成し、レジスト膜１４のみを感光させる露光用光源を用いてレジスト膜１４に開口部１６よりも大きい開口部１７を形成し、レジスト膜１４、１５をマスクにして、ＣＦ_４、Ｃ_２Ｆ_６などのエッチングガスを用いた反応性イオンエッチングによりＳｉＯ_２膜１３を選択的に除去して、コンタクトホール１９を形成する。 （もっと読む）

電界効果トランジスタ（ＦＥＴ）は、半導体領域に延在する複数のトレンチを含んでいる。各トレンチはゲート電極及びシールド電極を含み、当該ゲート電極と当該シールド電極との間に電極間誘電体が設けられ、シールド電極及びゲート電極は互いに電気的に接続される。
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低接触抵抗ＣＭＯＳ集積回路（５０）とその製造方法が提供される。ＣＭＯＳ集積回路（５０）は、Ｎ型の回路領域（７２、７４）に電気的に結合された第１遷移金属（１０２）と、Ｐ型の回路領域（７６、７８）に電気的に結合され、第１遷移金属とは異なる第２遷移金属（９８）と、を含む。導電性バリア層（１０４）は第１遷移金属の各々の上に重なり、第２遷移金属およびプラグ金属（１１０）は導電性バリア層の上に重なる。
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【課題】使用するアクティブマトリクス方式の表示器に使用される有機半導体装置においてゲート駆動信号を伝搬するゲート線（ゲート信号線）の抵抗値を下げることを可能とした半導体装置、電気光学置及び電子機器を提供する。
【解決手段】基板上(101)に形成された有機半導体トランジスタと、有機半導体トランジスタのソース又はドレイン電極(105)と接続されるデータ線(107)と、データ線と交差するように配置されて有機半導体トランジスタのゲート電極(110)に接続されるゲート線と、を備え、ゲート線は、ゲート電極(110a)、ゲート電極に信号を伝搬する第１のゲート線(102)、及びデータ線と層間絶縁層(109)を介して交差する第２のゲート線(110b)を含み、上記ゲート電極、上記第１及び第２のゲート線は互いに直列に接続され、第１のゲート線(102)の導電率がゲート電極(110a)及び第２のゲート線(110b)の導電率よりも高い、ことを特徴とする。 （もっと読む）