【課題】高アスペクト比を有するプラグを充填する方法を提供する。
【解決手段】高アスペクト比を有するプラグを充填する本発明の方法においては、核形成層を、バイアの側壁上ではなく、バイアの底に形成する。プラグ充填はバイアの底からトップへの方向であり、側壁から内側へではない。得られるプラグは、無ボイドであり、継ぎ目無しである。 （もっと読む）

【課題】開口率の高い半導体装置又はその作製方法を提供することを目的の一とする。また、消費電力の低い半導体装置又はその作製方法を提供することを目的の一とする。
【解決手段】絶縁表面を有する基板上に設けられた酸化物半導体層と、酸化物半導体層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられた第１の導電層と第２の導電層との順で積層されたゲート電極を含むゲート配線と、酸化物半導体層と、前記ゲート電極を含む前記ゲート配線を覆う絶縁膜と、絶縁膜上に設けられ、酸化物半導体層と電気的に接続され、第３の導電層と第４の導電層との順で積層されたソース電極を含むソース配線と、を有し、ゲート電極は、第１の導電層で形成され、ゲート配線は、第１の導電層と第２の導電層で形成され、ソース電極は、第３の導電層で形成され、ソース配線は、第３の導電層と第４の導電層で形成されている。 （もっと読む）

【課題】積層構造のゲート電極をもつ薄膜トランジスタにおいて、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（ｈｉｌｌｏｃｋ）の生成を防止する。
【解決手段】基板上に第１金属層４３と第２金属層４５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光膜４７を形成する（図５（ａ））。感光膜４７をマスクとして第２金属層４５を等方性のウェットエッチング方法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小さな幅（Ｗ２）にパターニングする（図５（ｂ））。次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカバレージの低下とヒロックの両方を防止できる。 （もっと読む）

【課題】熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供する。
【解決手段】ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子を備えるＣＭＩＳ素子において、ｎ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上にケイ窒化タンタル膜よりなるゲート電極１０を形成する。一方、ｐ型ＭＩＳ素子には、ハフニウムアルミネート膜よりなるゲート絶縁膜９上に、酸化アルミニウム膜よりなるしきい値調整膜７を形成する。そして、このしきい値調整膜７上に、ケイ窒化タンタル膜よりなるゲート電極１１を形成する。 （もっと読む）

【課題】動作特性に優れ低温で製造可能な酸化物半導体を用いた表示装置の特性を活かすには、適切な構成を備え、占有面積が小さい保護回路等が必要となる。
【解決手段】ゲート電極を被覆するゲート絶縁膜と、ゲート絶縁膜上においてゲート電極と端部が重畳する第１配線層及び第２配線層と、少なくともゲート電極と重畳しゲート絶縁膜及び該第１配線層及び該第２配線層における導電層の側面部及び上面部と接する酸化物半導体層とを有する非線形素子を用いて保護回路を構成する。非線形素子のゲート電極は走査線又は信号線と接続され、非線形素子の第１配線層又は第２配線層がゲート電極の電位が印加されるようにゲート電極層と直接接続されていることで、接続抵抗の低減による安定動作と接続部分の占有面積を縮小する。 （もっと読む）

【課題】ＣＶＤ装置への出し入れ回数を減らした表示装置の製造方法および表示装置を提供すること。
【解決手段】本発明にかかる表示装置の製造方法は、絶縁基板上に第１の電極膜と第２の電極膜とを含む導電層、第１の絶縁層、半導体膜、第２の絶縁層および保護層を形成する工程と、半導体膜の上方の第１の領域に配置される所定の厚さの第１のレジスト膜と、第２の電極膜の上方の第２の領域に配置される開口部と、それら以外の領域に配置される厚い第２のレジスト膜と、を保護層上に形成する工程と、第２の領域下をエッチングする工程と、第１のレジスト膜をアッシングにより除去する工程と、第１の領域下に半導体膜に達する第１の孔を形成し、かつ第２の領域下に第２の電極膜に達する第２の孔を形成する工程と、第２のレジスト膜を除去する工程と、半導体膜および第２の電極膜と接続される配線を形成する工程と、を含む。 （もっと読む）

【課題】薄膜トランジスタにおいて、ソース／ドレイン領域に高抵抗不純物領域（ＨＲＤ
または低濃度不純物領域）を自己整合的に形成する方法を提供する。
【解決手段】ゲイト電極１０５上面にマスク１０６を残し、比較的低い電圧でポーラスな
第１の陽極酸化膜１０７をゲイト電極の側面に成長させる。この陽極酸化膜をマスクとし
てゲイト絶縁膜１０４’をエッチングする。必要に応じては比較的高い電圧でバリア型の
第２の陽極酸化膜１０８をゲイト電極の側面および上面に形成する。第１の陽極酸化膜を
選択的にエッチングする。不純物ドーピングをおこなうと、ゲイト電極の下部にはドーピ
ングされず、ゲイト電極に近い領域では、不純物濃度の低い高抵抗領域１１１，１１２と
なる。ゲイト電極から遠い領域では、不純物濃度の高い低抵抗領域１１０，１１３となる
。 （もっと読む）

【課題】半導体装置の使用時において熱による反りを抑制し、半導体装置の信頼性を向上させる。
【解決手段】縦型ＭＯＳトランジスタを構成する半導体基板１０の表面上に、ソース領域と接続したソースパッド電極１８が形成されている。ソースパッド電極１８には、メッキ法により形成された表面電極２３が形成されている。表面電極２３にはバンプ電極３１が接続されており、表面電極２３は、バンプ電極３１を露出する保護膜２６に覆われている。一方、半導体基板１０の裏面上には、ドレイン領域と接続した裏面電極３０が形成されている。表面電極２３と裏面電極３０は、同じ線膨張係数を有した金属、好ましくは銅からなる。また、表面電極２３と裏面電極３０は、好ましくは同じ厚さ、あるいは略同じ厚さを有している。 （もっと読む）

【課題】ガラス基板を使用したＳＯＩ基板上に形成しても、ゲート電極を形成する導電膜を成膜する際に該導電膜の加える応力により、ガラス基板上の絶縁膜及び半導体膜がはがれないような半導体装置の作製方法の提供を課題の一つとする。
【解決手段】ボンド基板上に第１の絶縁膜を形成し、ボンド基板の表面からイオンを添加することによって脆化層を形成し、ボンド基板を、第１の絶縁膜を介してガラス基板と貼り合わせ、ボンド基板を脆化層において分離してガラス基板上に第１の絶縁膜を介して半導体膜を形成し、第１の絶縁膜及び半導体膜の周辺領域を除去してガラス基板の一部を露出させ、半導体膜、第１の絶縁膜及びガラス基板上に接してゲート絶縁膜を形成し、ゲート絶縁膜上に接して２層構造の積層導電膜を形成し、２層構造の積層導電膜として、上層に引っ張り応力を有する導電膜、下層に圧縮応力を有する導電膜を用いて半導体装置を作製する。 （もっと読む）

【課題】トレンチゲート形成において、ペアスペースパターンの位置ずれの生じないパターン形成方法を提供する。
【解決手段】被加工層１上に、第３〜第１マスク層１３，１２，１１を順次積層する。第１マスク層上に第４マスク層を形成し、第４マスク層をマスクにして第１マスク層をラインパターン形状に成形する。第１マスク層のライン幅方向両側に、サイドウオール層２１ａを形成してから第１マスク層を除去する。一対のサイドウオール層をマスクにして第２マスク層を一対のラインパターン形状に成形する。第３マスク層上に第５マスク層を形成し、第５マスク層をマスクにして一対の開口部を第３マスク層に設ける。第３マスク層をマスクにして被加工層に一対の溝部を設ける。 （もっと読む）

【課題】半導体デバイスの小型化要求を満たす寸法の開口部を形成する基板処理方法において、マスク層の厚さを増大させることができる基板処理方法を提供する。
【解決手段】ＳｉＮ膜５１、ＢＡＲＣ膜５２及びフォトレジスト膜５３が順に積層され、フォトレジスト膜５３はＢＡＲＣ膜５２の一部を露出させる開口部５４を有するウエハＷを処理する基板処理方法であって、デポ性ガスであるＣＨ_３ＦガスとＳＦ_６ガスの混合ガスから生成されたプラズマによって開口部５４を有するフォトレジスト膜５３の上部表面にデポを堆積して厚さを増大させるマスク層厚さ増大ステップを有する。 （もっと読む）

【課題】接合リーク電流の低減が図られる半導体装置の製造方法を提供する。
【解決手段】半導体基板１に所定の深さのトレンチが形成され、そのトレンチ５内に分離酸化膜６が形成される。不純物イオンを注入することにより、分離酸化膜６の表面に、分離酸化膜６のエッチング特性とは異なるエッチング特性を有する改質層７が形成される。半導体基板の領域に、トランジスタ等の所定の半導体素子が形成される。半導体基板１上に、エッチングストッパ膜１０および層間絶縁膜１６が形成される。その層間絶縁膜１６およびエッチングストッパ膜に、金属シリサイド９の表面を露出するコンタクトホール１６ａ，１６ｂが形成される。コンタクトホール１６ａ，１６ｂ内にプラグ１８ａ，１８ｂが形成される。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、ゲート電極１３の側壁の上から半導体基板１１の上に亘って形成されたＬ字サイドウォール１４と、層間絶縁膜２２と、Ｌ字サイドウォール１４に覆われたエクステンション領域１６と、一部がＬ字サイドウォール１４に覆われたソースドレイン領域１５と、ソースドレイン領域１５におけるＬ字サイドウォール１４に覆われていない部分に形成されたシリサイド層１７と、シリサイド層１７と接続されたコンタクト１７とを備えている。Ｌ字サイドウォール１４は、層間絶縁膜２２と比べてエッチングレートが小さい絶縁材料により形成されている。 （もっと読む）

常時オフ半導体デバイスが提供される。ＩＩＩ族窒化物バッファ層が提供される。ＩＩＩ族窒化物バリア層がＩＩＩ族窒化物バッファ層上に設けられる。非伝導性スペーサ層がＩＩＩ族窒化物バリア層上に設けられる。ＩＩＩ族窒化物バリア層およびスペーサ層がエッチングされてトレンチを形成する。トレンチはバリア層を貫いて延びてバッファ層の一部を露出させる。誘電体層がスペーサ層上およびトレンチ内に形成され、ゲート電極が誘電体層上に形成される。半導体デバイスの形成に関連する方法も提供される。
（もっと読む）

【課題】トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上面に形成される第１窒化シリコン膜と、前記ゲート電極の側面に形成される保護絶縁膜と、前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜とを備える。 （もっと読む）

【課題】本発明は液晶表示装置用アレイ基板製造用のエッチングテープを提供する。
【解決手段】本発明のエッチングテープは、ベースシート及びベースシート上にゲルタイプのエッチング物質が塗布されて形成されたエッチング物質層を含む。このエッチングテープは、透明絶縁基板上にゲート電極、ストレージキャパシターの第１電極、ゲート配線を形成する段階、ゲート絶縁膜、アクティブ層、オーミック接触層、ソース電極及びドレーン電極を形成し、誘電体層及びストレージキャパシターの第２電極を形成し、データ配線を形成する段階、画素電極を形成し、ゲートパッド電極を形成し、データパッド電極を形成する段階、保護層を形成する段階及びゲートパッド電極上に形成された保護層とデータパッド電極上に形成された保護層をエッチングすることでコンタクトホールを形成する段階を含む液晶表示装置用アレイ基板の製造方法に利用される。 （もっと読む）

【課題】SRAMを備えた半導体装置とその製造方法において、当該SRAMの占有面積を低減すること。
【解決手段】SRAMが形成された第１の領域Iとそれ以外の第２の領域IIとを有するシリコン基板１０と、第１の領域Iに形成され、第１のゲート電極１９ａを備えたSRAMの第１のトランジスタTR_n1と、第２の領域IIに形成され、第２のゲート電極１９ｂを備えた第２のトランジスタTR_n0とを有し、第１のゲート電極１９ａの高さが、第２のゲート電極１９ｂの高さよりも低い半導体装置による。 （もっと読む）

【課題】酸化物半導体を活性層とする薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備えた平板表示装置を提供する。
【解決手段】基板上に形成され、チャネル領域、ソース領域及びドレイン領域を提供する酸化物半導体層と、ゲート絶縁層により酸化物半導体層から絶縁されたゲート電極と、酸化物半導体層のソース領域及びドレイン領域上に形成されたオーム接触層と、オーム接触層を介してソース領域及びドレイン領域に接続されたソース電極及びドレイン電極とを含み、オーム接触層は、ソース電極及びドレイン電極よりも仕事関数の低い金属で形成されている。 （もっと読む）

【課題】リソグラフィの露光解像限界を超えた寸法を有するパターンの形成において、工程数の削減が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、半導体基板上に形成された被加工膜上に第１のマスク材膜を形成し、前記第１のマスク材膜上にレジストパターンを形成し、前記レジストパターンを覆うように前記第１のマスク材膜上に所定の膜厚の第２のマスク材膜を形成し、前記第２のマスク材膜をエッチバックして前記レジストパターン及び前記第１のマスク材膜を露出させ、エッチバックされた前記第２のマスク材膜を残したまま、露出した前記レジストパターン及び前記第１のマスク材膜を同時に加工し、前記第１のマスク材膜下に露出する前記被加工膜部を加工する。 （もっと読む）