表示装置及びその製造方法
【課題】CVD装置への出し入れ回数を減らした表示装置の製造方法および表示装置を提供すること。
【解決手段】本発明にかかる表示装置の製造方法は、絶縁基板上に第1の電極膜と第2の電極膜とを含む導電層、第1の絶縁層、半導体膜、第2の絶縁層および保護層を形成する工程と、半導体膜の上方の第1の領域に配置される所定の厚さの第1のレジスト膜と、第2の電極膜の上方の第2の領域に配置される開口部と、それら以外の領域に配置される厚い第2のレジスト膜と、を保護層上に形成する工程と、第2の領域下をエッチングする工程と、第1のレジスト膜をアッシングにより除去する工程と、第1の領域下に半導体膜に達する第1の孔を形成し、かつ第2の領域下に第2の電極膜に達する第2の孔を形成する工程と、第2のレジスト膜を除去する工程と、半導体膜および第2の電極膜と接続される配線を形成する工程と、を含む。
【解決手段】本発明にかかる表示装置の製造方法は、絶縁基板上に第1の電極膜と第2の電極膜とを含む導電層、第1の絶縁層、半導体膜、第2の絶縁層および保護層を形成する工程と、半導体膜の上方の第1の領域に配置される所定の厚さの第1のレジスト膜と、第2の電極膜の上方の第2の領域に配置される開口部と、それら以外の領域に配置される厚い第2のレジスト膜と、を保護層上に形成する工程と、第2の領域下をエッチングする工程と、第1のレジスト膜をアッシングにより除去する工程と、第1の領域下に半導体膜に達する第1の孔を形成し、かつ第2の領域下に第2の電極膜に達する第2の孔を形成する工程と、第2のレジスト膜を除去する工程と、半導体膜および第2の電極膜と接続される配線を形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は表示装置およびその製造方法に関する。
【背景技術】
【0002】
例えば液晶表示装置を代表とする表示装置で使用されるアレイ基板は、一般的に薄膜トランジスタと配線用電極CM、配線用電極CMと配線を接続するコンタクトホールとを含んで形成される。
【0003】
図15は、従来の液晶表示装置のアレイ基板における薄膜トランジスタとコンタクトホールの断面を示す図である。従来のアレイ基板は、絶縁基板であるガラス基板SUBと、ガラス基板SUB上に設けられ、ゲート電極GMと配線用電極CMとが形成される第1の導電層と、第1の導電層上に設けられる第1の絶縁層GIと、第1の絶縁層上に設けられ第1の電極膜の上方に半導体膜PSが形成される半導体層と、半導体層上に設けられる第2の絶縁層SIと、第2の絶縁層を貫通して半導体膜に至る複数のコンタクトホールCH1,CH2と、第2の絶縁層および第1の絶縁層を貫通して第2の電極膜に至るコンタクトホールCH3と、コンタクトホールCH1,CH2を通じて半導体膜PSと電気的に接続される配線であるドレイン電極DTおよびソース電極STと、コンタクトホールCH3を通じて第2の電極膜と電気的に接続される配線CEと、それらの配線の層の上に形成される保護層PIと、を含んでいる。ゲート電極GM、半導体膜PS、ドレイン電極DTおよびソース電極STは薄膜トランジスタを構成している。
【0004】
図16から図21は、従来の表示装置の特にアレイ基板に関する製造方法を示す図である。従来の表示装置のアレイ基板は、以下に示すような製造方法で製造される。はじめにガラス基板SUB上にゲート電極GMおよび配線用電極CMを含む導電層の形成およびパターニングと、第1の絶縁層GIの形成と、半導体膜PSの形成およびパターニング(図16参照)とが行われ、各層が形成される。上記パターニングには例えば公知のフォトリソグラフィ技術を用いる。
【0005】
そしてCVD装置を用いて第2の絶縁層SI(図17参照)を形成する。次にガラス基板SUBはCVD装置から取り出され、レジスト膜REが塗布された後(図18参照)フォトリソグラフィによりレジストパターンが生成される(図19参照)。それに対し例えばフッ化水素酸等を用いた1回のウェットエッチングにより半導体膜PSと配線用電極CMとのそれぞれと接するコンタクトホールCH1,CH2,CH3が形成される(図20参照)。その後導電層の形成やフォトリソグラフィによりコンタクトホールCH1,CH2,CH3を充填しかつその周りを覆うように配線が形成され(図21参照)、その上方にCVD装置により保護層PIが形成される(図15参照)。さらに保護層PIの上方に画素電極等の透明電極が形成されて従来のアレイ基板および液晶表示装置が製造される。上記従来技術は例えば下記特許文献1に開示されている。
【特許文献1】特開平11−101990号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
上述の従来の表示装置の製造方法では、絶縁基板に対しCVD装置を用いて第2の絶縁層SIを形成した後、CVD装置を用いて保護層PIを形成する前に、CVD装置の外でコンタクトホールCH1,CH2,CH3の形成および配線の形成を行う必要があった。すると、CVD装置へ絶縁基板を出し入れする回数が多くなり、結果として全体の製造工程も煩雑になっていた。
【0007】
本発明は上記課題に鑑みてなされたものであって、その目的は、製造工程を簡略化した表示装置の製造方法およびそれにより製造された表示装置を提供することにある。
【課題を解決するための手段】
【0008】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【0009】
本発明にかかる表示装置の製造方法は、絶縁基板上に第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とを含む導電層を形成する工程と、前記導電層が形成された前記絶縁基板上に第1の絶縁層を形成する工程と、前記第1の絶縁層の上層に、前記第1の電極膜の少なくとも一部と平面的に重なる半導体膜を形成する工程と、前記半導体膜が形成された前記絶縁基板上に第2の絶縁層を形成する工程と、前記第2の絶縁層が形成された前記絶縁基板上に保護層を形成する工程と、前記保護膜上に、前記半導体膜の少なくとも一部と平面的に重なる第1の領域に所定の厚さの第1のレジスト膜を形成し、前記第2の電極膜の少なくとも一部と平面的に重なる領域にレジスト膜が形成されない第2の領域を有し、前記第1の領域および第2の領域以外の領域に前記第1のレジスト膜より厚い第2のレジスト膜を形成する工程と、前記第2の領域下の前記保護層、前記第1の絶縁層および前記第2の絶縁層のうち少なくとも一部をエッチングにより除去する第1エッチング工程と、前記第1のレジスト膜をアッシングにより除去する工程と、前記第1の領域下の前記半導体膜をエッチングにより露出させ前記半導体膜に達する第1の孔を形成し、かつ前記第2の領域下の前記第2の電極膜に達する第2の孔を形成する第2エッチング工程と、前記第2のレジスト膜を除去する工程と、前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を形成する工程と、を含むことを特徴とする。
【0010】
また、本発明の一態様では、前記第1の領域は、前記半導体膜と重なる領域に互いに離間して2つ形成されてもよい。
【0011】
また、本発明の一態様では、前記第1の電極膜は、前記半導体膜とともに薄膜トランジスタを構成してもよい。
【0012】
また、本発明の一態様では、前記保護層は窒化シリコンを含んでもよい。
【0013】
また、本発明の一態様では、前記第1の絶縁層は酸化シリコンを含んでもよい。
【0014】
また、本発明の一態様では、前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させてもよい。
【0015】
また、本発明の一態様では、前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させなくてもよい。
【0016】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されてもよい。
【0017】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されてもよい。
【0018】
本発明にかかる表示装置は、絶縁基板上に設けられ第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とが形成される第1の導電層と、前記第1の導電層上に設けられる第1の絶縁層と、前記第1の絶縁層上に設けられ、前記第1の電極膜の少なくとも一部と平面的に重なる半導体層と、前記半導体層上に設けられる第2の絶縁層と、前記第2の絶縁層上に設けられた保護層と、前記保護層および前記第2の絶縁層を貫通して前記半導体膜に至る複数の第1の孔と、前記保護層、前記第2の絶縁層および前記第1の絶縁層を貫通して前記第2の電極膜に至る1または複数の第2の孔と、前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を含み、前記第2の孔は、段差部を内部に備える、ことを特徴とする。
【0019】
また、本発明の一態様では、前記段差部は、前記第2の絶縁層に形成されていてもよい。
【0020】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されてもよい。
【0021】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されてもよい。
【発明の効果】
【0022】
本発明によれば、表示装置の製造工程において絶縁基板をCVD装置に出し入れする回数を減らし製造工程を簡略化した表示装置の製造方法およびその製造方法により製造された表示装置を提供することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。なお、以下で説明する実施形態は、IPS(In-Plane-Switching)方式の液晶表示装置に本発明を適用した場合の例である。
【0024】
[第1の実施形態]
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバICと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などの絶縁基板に加工などがされたものである。
【0025】
図1は、上述の液晶表示装置のアレイ基板における表示領域の一部の等価回路を示す図である。アレイ基板では、多数のゲート信号線GLが互いに平行に横方向に延びており、また、多数の映像信号線DLが互いに平行に縦方向に延びている。そして、これらゲート信号線GL及び映像信号線DLにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となる。また、各ゲート信号線GLに対応してコモン信号線CLが横方向に延びている。
【0026】
ゲート信号線GL及び映像信号線DLにより区画される画素領域の隅には、MIS(Metal-Insulator-Semiconductor)構造を有する薄膜トランジスタTFTが形成されており、そのゲート電極GMはゲート信号線GLに接続され、ドレイン電極DTは映像信号線DLにつながっている。また、各画素領域には画素電極PX及びコモン電極CTが対になって形成されており、画素電極PXは薄膜トランジスタTFTのソース電極STに接続され、コモン電極CTはコモン信号線CLに接続されている。
【0027】
図2は、アレイ基板の1つの画素領域を拡大した平面図である。図2に示すように、ゲート信号線GLと映像信号線DLとが交差する箇所に薄膜トランジスタTFTが存在する。薄膜トランジスタTFTには、半導体膜PSが設けられている。本実施形態における半導体膜PSは、ゲート信号線GLと接続するゲート電極GMの上側の層に位置して、映像信号線DLにつながるドレイン電極DTと、画素電極PXと接続するソース電極STの下側の層に位置している。そして半導体膜PSは、ドレイン電極DTとソース電極STに接続されている。なお本図の例では、ドレイン電極DTは映像信号線DLに含まれている。
【0028】
以上の回路構成において、各画素のコモン電極CTにコモン信号線CLを介してコモン電圧を印加し、ゲート信号線GLにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各映像信号線DLに映像信号を供給することにより、各画素の画素電極PXに映像信号の電圧が印加される。これにより、画素電極PXとコモン電極CTの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【0029】
図3は、図2のIII−III断面および画素領域外に存在するコンタクトホールCH3の断面を示す図である。薄膜トランジスタTFTと画素領域外のコンタクトホールCH3を含むアレイ基板は、具体的には、絶縁基板であるガラス基板SUB上に、導電層と、導電層上に設けられる第1の絶縁層GIと、第1の絶縁層上に設けられる半導体層と、半導体層上に設けられる第2の絶縁層SIと、その上に設けられた保護層PIとが積層されて構成されている。導電層には、ゲート電極GMとゲート電極GMと離れて設けられる配線用電極CMとが形成されている。半導体層には、ゲート電極GMの上方に半導体膜PSが形成されている。そして、保護層PIおよび第2の絶縁層SIを貫通して半導体膜PSに至る複数のコンタクトホールCH1,CH2と、保護層PI、第2の絶縁層SIおよび第1の絶縁層GIを貫通して配線用電極CMに至るコンタクトホールCH3が形成されている。さらにコンタクトホールCH1,CH2を通じて半導体膜PSと電気的に接続される配線であるドレイン電極DTおよびソース電極STと、コンタクトホールCH3を通じて配線用電極CMと電気的に接続される配線であるコンタクト配線CEとが形成されている。従来と異なり第2の絶縁層SIと保護層PIとの間にコンタクト配線CEが存在しない。
【0030】
ゲート電極GMおよび配線用電極CMは、例えばモリブデン、タングステン、或いはモリブデン・タングステン合金(MoW)の単層によって形成されている。第1の絶縁層GIおよび第2の絶縁層SIは、酸化シリコンによって形成されている。保護層PIは窒化シリコンによって形成されており、外部からの水分等に弱い酸化シリコンの層を保護している。また、酸化シリコンは窒化シリコンに比べ誘電率が低い。また例えばドレイン電極DT、ソース電極STおよびコンタクト配線CEは、AlSiなどのAl合金がMoWまたはTiによってサンドイッチされた構造をしている。
【0031】
ゲート電極GMと、半導体膜PSは、薄膜トランジスタTFTを構成している。本実施形態では半導体膜PSの素材は、低温ポリシリコンである。トランジスタの特性を得るために、例えばリン等の不純物が半導体膜PSのLDD領域、n+領域等に様々な濃度で打ち込まれている。
【0032】
ここで、コンタクトホールCH3の内部には段差部があり、コンタクトホールCH3の内部および周縁部にAlSiなどのAl合金やMoWまたはTi等の層が形成されたコンタクト配線CEは、従来のコンタクトホールに形成された配線と比べると、段差部より上の部分で配線が太くなる。これにより、電気抵抗が少なくなっている。
【0033】
以下ではこれまでに説明した構造を有するアレイ基板を製造する方法について説明する。はじめに、ガラス基板SUB上にMoW等を成膜し、フォトリソグラフィによりゲート電極GMおよび配線用電極CMのパターンを形成する。そして酸化シリコンをCVD装置により成膜し第1の絶縁層GIを形成する。続いて低温ポリシリコン(LTPS)などの材料を含む半導体層を成膜後、トランジスタの動作に必要な不純物を添加しつつフォトリソグラフィによりこの層をパターニングし半導体膜PSを形成する。図4は、この段階におけるアレイ基板を示す図である。そしてCVD装置で酸化シリコンおよび窒化シリコンを連続して成膜すると、図5に示すようにガラス基板SUBにそれぞれ第2の絶縁層SIと保護層PIが成膜された状態になる。
【0034】
ここからは、図3におけるコンタクトホールCH1,CH2,CH3を形成するための工程である。保護層PIまで形成されたガラス基板SUBにフォトレジストを塗布する。図6は、この段階におけるアレイ基板を示す図である。次に、ハーフトーン露光を用いて、レジスト膜REのパターンを形成する。レジスト膜REは、コンタクトホールCH3を形成するための領域では膜厚がない、つまりレジスト膜REが存在しない開口部であり、コンタクトホールCH1,CH2を形成するための領域はハーフトーン露光により膜厚は薄く、それら以外の領域はハーフトーン露光を用いない、より厚い膜厚となっている。図7はこの段階におけるアレイ基板を示す図である。ここで、レジスト膜REの開口部もしくはレジスト膜の膜厚が薄い領域は、後のアッシング工程によって平面的に拡大することを見込んでその大きさを予め決めておく。
【0035】
次に、第1のエッチング工程を行う。より具体的には本工程で例えばフルオロカーボン系または六フッ化硫黄のガスを用いたドライエッチングにより、コンタクトホールCH3の領域に保護層PI、第2の絶縁膜SI、第1の絶縁膜GIを貫通し、配線用電極CMまで達する孔HIを形成する。図8はこの段階におけるアレイ基板を示す図である。この工程により孔HIの底で配線用電極CMが露出する。一方、コンタクトホールCH1,CH2の領域はレジスト膜REによりマスクされているため、本工程によって保護層PIには孔は形成されない。
【0036】
次にアッシングによりコンタクトホールCH1,CH2の領域のレジスト膜REを除去する。図9はこの段階におけるアレイ基板を示す図である。なお、アッシングによりレジスト膜REの厚さが薄くなるだけでなく、開口部の大きさが大きくなる。孔HIの上方のレジスト膜REも後退し、レジスト膜REの開口部には保護層PIの上面が露出する。
【0037】
次に、第2のエッチング工程を行う。具体的には、例えばフルオロカーボン系または六フッ化硫黄のガスなどを用いたドライエッチングを行い、コンタクトホールCH1,CH2領域の孔が半導体膜PSに達した時点でそれ以上エッチングをしないよう調整する。図10はこの段階におけるアレイ基板を示す図である。この工程により、コンタクトホールCH1,CH2,CH3が形成される。コンタクトホールCH3の部分は、アッシングでレジスト膜REが後退した部分をエッチングすることで形成される段差部を内部に備える。
【0038】
第2のエッチング工程の後は、レジスト膜REを除去し、AlSiなどのAl合金やMoWまたはTi等を積層する。本実施形態では、MoW、AlSi、MoWが順に積層された3層構造としている。積層によって、上記の金属層はコンタクトホールCH1,CH2,CH3内部にも形成される。そしてそれらのコンタクトホールを通じた配線を形成するようにパターニングする。そうすることにより、図3に示すような配線であるドレイン電極DT、ソース電極STおよびコンタクト配線CE、そして図示しない映像信号線DL等が形成される。その後はコモン電極CTや画素電極PXなどの形成を行い、アレイ基板が完成する。
【0039】
上述の製造方法では、従来と異なり第2の絶縁層SIを構成する酸化シリコンを含む膜と保護層PIを構成する窒化シリコンを含む膜とが連続して形成される。つまり、CVD装置からの出し入れを行わずに第2の絶縁層SIと保護層PIが成膜されるため、従来よりガラス基板SUBをCVD装置から出し入れする回数が減る。それによりCVD装置へのガラス基板SUBの出し入れ操作や再加熱などの工程を省略できる。結果、全体の工程を簡略化し、コスト削減が可能となる。
【0040】
また、本実施形態ではコンタクトホールCH1,CH2,CH3を形成する際に、窒化シリコンと酸化シリコンの両方を一度にエッチング可能とするため、フルオロカーボン系または六フッ化硫黄のガスによるドライエッチングを用いている。このエッチング手法は、保護層PIおよび第2の絶縁層SIと半導体膜PSと第1の絶縁層GIとの間で選択比が確保できないため、1回のエッチングで半導体膜PSの上面に達するコンタクトホールCH1,CH2と配線用電極CMに達するコンタクトホールCH3を形成することは難しい。例えば配線用電極に達するようにエッチングすると、半導体膜PSを貫通してしまう。また他の方法としてコンタクトホールCH1,CH2とコンタクトホールCH3とを別々のフォトリソグラフィとエッチングで形成することも可能であるが、フォトリソグラフィの回数が増えると全体としての工程は簡略化されない。しかし上述の第1のエッチング、アッシング、第2のエッチングの工程を行うことにより、フォトリソグラフィの回数を増加させなくても半導体膜PSと配線用電極CMの両方に達する孔を形成することが可能となる。これにより、全体としての工程を簡略化することができる。
【0041】
[第2の実施形態]
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板等からなる構成は第1の実施形態と同様である。さらに、アレイ基板自体の構造も同様である。さらに製造工程における第1の実施形態との相違は、コンタクトホールCH1,CH2,CH3を形成する工程である。以下では、第1の実施形態と異なる部分を中心に説明する。
【0042】
コンタクトホールCH1,CH2,CH3を形成するため、図5に示すような第2の絶縁層SIと保護層PIが成膜されたガラス基板SUBに、フォトレジストを塗布する。次に、ハーフトーン露光を用いて、レジスト膜REのパターンを形成する。ここまでの工程は第1の実施形態と同様である(図6および図7参照)。
【0043】
次に、第1のエッチング工程を行う。より具体的には例えばフルオロカーボン系または六フッ化硫黄のガスを用いたドライエッチングにより、コンタクトホールCH3の領域に保護層PIを貫通し、予め定められた深さに達する孔HIを形成する。図11はこの段階におけるアレイ基板を示す図である。孔HIの深さは、本工程では配線用電極CMに達せず、かつ第2のエッチング工程で配線用電極CMが露出するように調整する。理想的には第2のエッチングが終わる直前に配線用電極CMに達するよう孔HIの深さを調整するとよい。一方、コンタクトホールCH1,CH2の領域はレジスト膜REによりマスクされているため、本工程によって保護層PIには孔は形成されない。
【0044】
次にアッシングによりコンタクトホールCH1,CH2の領域のレジスト膜REを除去する。図12はこの段階におけるアレイ基板を示す図である。孔HIの上方のレジスト膜REも後退し、レジスト膜REの開口部には保護層PIの上面が露出する。
【0045】
次に、第2のエッチング工程を行う。具体的には、例えばフルオロカーボン系または六フッ化硫黄のガスなどを用いたドライエッチングを行い、コンタクトホールCH1,CH2領域の孔が半導体膜PSに達した時点でそれ以上エッチングをしないよう調整する。図13はこの段階におけるアレイ基板を示す図である。この工程により、コンタクトホールCH1,CH2,CH3が形成される。コンタクトホールCH3の部分は、アッシングでレジスト膜REが後退した部分と孔HIをエッチングすることで形成される段差部を内部に備える。
【0046】
第2のエッチング工程後は、レジスト膜REを除去し、AlSiなどのAl合金やMoWまたはTi等を積層する。本実施形態でも第1の実施形態と同様に、MoW、AlSi、MoWが順に積層された3層構造としている。積層によって、上記の金属層はコンタクトホールCH1,CH2,CH3内部にも形成される。そしてそれらのコンタクトホールを通じた配線を形成するようにパターニングする。そうすることにより、図14に示すような配線であるドレイン電極DT、ソース電極STおよびコンタクト配線CE、そして図示しない映像信号線DL等が形成される。その後はコモン電極CTや画素電極PXなどの形成を行い、アレイ基板が完成する。
【0047】
第2の実施形態に係る液晶表示装置の製造方法では、配線用電極CMがアッシング工程や第2のエッチング工程で外部に露出する時間を減らすことができる。それにより、例えばドライエッチングのガスと接触する時間を抑え、結果、配線用電極CMの酸化等のダメージを抑えることができる。
【0048】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をIPS方式として説明しているが、本発明は例えばVA(Vertically Aligned)方式やTN(Twisted Nematic)方式等の他の駆動方式であってもよい。図22は、VA方式及びTN方式の表示装置を構成するアレイ基板の等価回路の一例を示す図であり、図23は、これらの方式の表示装置のアレイ基板の画素領域の一例を示す拡大平面図である。VA方式及びTN方式の場合には、アレイ基板にコモン電極CT及びコモン信号線CLを設けずに、アレイ基板に対向する図示しない対向基板(或いはカラーフィルタ基板)に、コモン電極を設けている。これらの方式であっても、コモン電極CTを除く本質的な部分である薄膜トランジスタTFTおよびコンタクトホールCH3の構造は第1の実施形態や第2の実施形態と同様のものとなる。
【0049】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、同様の絶縁層や導電層の積層構造を有していれば、たとえば有機EL(Electro Luminescence)素子等の他の表示装置にも適用できることはいうまでもない。
【図面の簡単な説明】
【0050】
【図1】IPS方式の液晶表示装置を構成するアレイ基板における表示領域の一部の等価回路を示す図である。
【図2】本発明の実施形態に係るアレイ基板の1つの画素領域の拡大平面図である。
【図3】図2のIII−III断面および画素領域外に存在するコンタクトホールの断面を示す図である。
【図4】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図5】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図6】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図7】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図8】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図9】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図10】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図11】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図12】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図13】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図14】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図15】従来の液晶表示装置のアレイ基板における薄膜トランジスタとコンタクトホールの断面を示す図である。
【図16】従来のアレイ基板の製造工程を説明するための図である。
【図17】従来のアレイ基板の製造工程を説明するための図である。
【図18】従来のアレイ基板の製造工程を説明するための図である。
【図19】従来のアレイ基板の製造工程を説明するための図である。
【図20】従来のアレイ基板の製造工程を説明するための図である。
【図21】従来のアレイ基板の製造工程を説明するための図である。
【図22】VA方式及びTN方式の液晶表示装置を構成するアレイ基板の等価回路の一例を示す図である。
【図23】VA方式及びTN方式のアレイ基板の画素領域の一例を示す拡大平面図である。
【符号の説明】
【0051】
CL コモン信号線、GL ゲート信号線、DL 映像信号線、TFT 薄膜トランジスタ、GM ゲート電極、DT ドレイン電極、ST ソース電極、PX 画素電極、CT コモン電極、PS 半導体膜、SUB ガラス基板、CM 配線用電極、GI 第1の絶縁層、SI 第2の絶縁層、PI 保護層、CH1,CH2,CH3 コンタクトホール、CE 配線、RE レジスト膜、HI 孔。
【技術分野】
【0001】
本発明は表示装置およびその製造方法に関する。
【背景技術】
【0002】
例えば液晶表示装置を代表とする表示装置で使用されるアレイ基板は、一般的に薄膜トランジスタと配線用電極CM、配線用電極CMと配線を接続するコンタクトホールとを含んで形成される。
【0003】
図15は、従来の液晶表示装置のアレイ基板における薄膜トランジスタとコンタクトホールの断面を示す図である。従来のアレイ基板は、絶縁基板であるガラス基板SUBと、ガラス基板SUB上に設けられ、ゲート電極GMと配線用電極CMとが形成される第1の導電層と、第1の導電層上に設けられる第1の絶縁層GIと、第1の絶縁層上に設けられ第1の電極膜の上方に半導体膜PSが形成される半導体層と、半導体層上に設けられる第2の絶縁層SIと、第2の絶縁層を貫通して半導体膜に至る複数のコンタクトホールCH1,CH2と、第2の絶縁層および第1の絶縁層を貫通して第2の電極膜に至るコンタクトホールCH3と、コンタクトホールCH1,CH2を通じて半導体膜PSと電気的に接続される配線であるドレイン電極DTおよびソース電極STと、コンタクトホールCH3を通じて第2の電極膜と電気的に接続される配線CEと、それらの配線の層の上に形成される保護層PIと、を含んでいる。ゲート電極GM、半導体膜PS、ドレイン電極DTおよびソース電極STは薄膜トランジスタを構成している。
【0004】
図16から図21は、従来の表示装置の特にアレイ基板に関する製造方法を示す図である。従来の表示装置のアレイ基板は、以下に示すような製造方法で製造される。はじめにガラス基板SUB上にゲート電極GMおよび配線用電極CMを含む導電層の形成およびパターニングと、第1の絶縁層GIの形成と、半導体膜PSの形成およびパターニング(図16参照)とが行われ、各層が形成される。上記パターニングには例えば公知のフォトリソグラフィ技術を用いる。
【0005】
そしてCVD装置を用いて第2の絶縁層SI(図17参照)を形成する。次にガラス基板SUBはCVD装置から取り出され、レジスト膜REが塗布された後(図18参照)フォトリソグラフィによりレジストパターンが生成される(図19参照)。それに対し例えばフッ化水素酸等を用いた1回のウェットエッチングにより半導体膜PSと配線用電極CMとのそれぞれと接するコンタクトホールCH1,CH2,CH3が形成される(図20参照)。その後導電層の形成やフォトリソグラフィによりコンタクトホールCH1,CH2,CH3を充填しかつその周りを覆うように配線が形成され(図21参照)、その上方にCVD装置により保護層PIが形成される(図15参照)。さらに保護層PIの上方に画素電極等の透明電極が形成されて従来のアレイ基板および液晶表示装置が製造される。上記従来技術は例えば下記特許文献1に開示されている。
【特許文献1】特開平11−101990号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
上述の従来の表示装置の製造方法では、絶縁基板に対しCVD装置を用いて第2の絶縁層SIを形成した後、CVD装置を用いて保護層PIを形成する前に、CVD装置の外でコンタクトホールCH1,CH2,CH3の形成および配線の形成を行う必要があった。すると、CVD装置へ絶縁基板を出し入れする回数が多くなり、結果として全体の製造工程も煩雑になっていた。
【0007】
本発明は上記課題に鑑みてなされたものであって、その目的は、製造工程を簡略化した表示装置の製造方法およびそれにより製造された表示装置を提供することにある。
【課題を解決するための手段】
【0008】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【0009】
本発明にかかる表示装置の製造方法は、絶縁基板上に第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とを含む導電層を形成する工程と、前記導電層が形成された前記絶縁基板上に第1の絶縁層を形成する工程と、前記第1の絶縁層の上層に、前記第1の電極膜の少なくとも一部と平面的に重なる半導体膜を形成する工程と、前記半導体膜が形成された前記絶縁基板上に第2の絶縁層を形成する工程と、前記第2の絶縁層が形成された前記絶縁基板上に保護層を形成する工程と、前記保護膜上に、前記半導体膜の少なくとも一部と平面的に重なる第1の領域に所定の厚さの第1のレジスト膜を形成し、前記第2の電極膜の少なくとも一部と平面的に重なる領域にレジスト膜が形成されない第2の領域を有し、前記第1の領域および第2の領域以外の領域に前記第1のレジスト膜より厚い第2のレジスト膜を形成する工程と、前記第2の領域下の前記保護層、前記第1の絶縁層および前記第2の絶縁層のうち少なくとも一部をエッチングにより除去する第1エッチング工程と、前記第1のレジスト膜をアッシングにより除去する工程と、前記第1の領域下の前記半導体膜をエッチングにより露出させ前記半導体膜に達する第1の孔を形成し、かつ前記第2の領域下の前記第2の電極膜に達する第2の孔を形成する第2エッチング工程と、前記第2のレジスト膜を除去する工程と、前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を形成する工程と、を含むことを特徴とする。
【0010】
また、本発明の一態様では、前記第1の領域は、前記半導体膜と重なる領域に互いに離間して2つ形成されてもよい。
【0011】
また、本発明の一態様では、前記第1の電極膜は、前記半導体膜とともに薄膜トランジスタを構成してもよい。
【0012】
また、本発明の一態様では、前記保護層は窒化シリコンを含んでもよい。
【0013】
また、本発明の一態様では、前記第1の絶縁層は酸化シリコンを含んでもよい。
【0014】
また、本発明の一態様では、前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させてもよい。
【0015】
また、本発明の一態様では、前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させなくてもよい。
【0016】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されてもよい。
【0017】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されてもよい。
【0018】
本発明にかかる表示装置は、絶縁基板上に設けられ第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とが形成される第1の導電層と、前記第1の導電層上に設けられる第1の絶縁層と、前記第1の絶縁層上に設けられ、前記第1の電極膜の少なくとも一部と平面的に重なる半導体層と、前記半導体層上に設けられる第2の絶縁層と、前記第2の絶縁層上に設けられた保護層と、前記保護層および前記第2の絶縁層を貫通して前記半導体膜に至る複数の第1の孔と、前記保護層、前記第2の絶縁層および前記第1の絶縁層を貫通して前記第2の電極膜に至る1または複数の第2の孔と、前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を含み、前記第2の孔は、段差部を内部に備える、ことを特徴とする。
【0019】
また、本発明の一態様では、前記段差部は、前記第2の絶縁層に形成されていてもよい。
【0020】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されてもよい。
【0021】
また、本発明の一態様では、前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されてもよい。
【発明の効果】
【0022】
本発明によれば、表示装置の製造工程において絶縁基板をCVD装置に出し入れする回数を減らし製造工程を簡略化した表示装置の製造方法およびその製造方法により製造された表示装置を提供することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。なお、以下で説明する実施形態は、IPS(In-Plane-Switching)方式の液晶表示装置に本発明を適用した場合の例である。
【0024】
[第1の実施形態]
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバICと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などの絶縁基板に加工などがされたものである。
【0025】
図1は、上述の液晶表示装置のアレイ基板における表示領域の一部の等価回路を示す図である。アレイ基板では、多数のゲート信号線GLが互いに平行に横方向に延びており、また、多数の映像信号線DLが互いに平行に縦方向に延びている。そして、これらゲート信号線GL及び映像信号線DLにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となる。また、各ゲート信号線GLに対応してコモン信号線CLが横方向に延びている。
【0026】
ゲート信号線GL及び映像信号線DLにより区画される画素領域の隅には、MIS(Metal-Insulator-Semiconductor)構造を有する薄膜トランジスタTFTが形成されており、そのゲート電極GMはゲート信号線GLに接続され、ドレイン電極DTは映像信号線DLにつながっている。また、各画素領域には画素電極PX及びコモン電極CTが対になって形成されており、画素電極PXは薄膜トランジスタTFTのソース電極STに接続され、コモン電極CTはコモン信号線CLに接続されている。
【0027】
図2は、アレイ基板の1つの画素領域を拡大した平面図である。図2に示すように、ゲート信号線GLと映像信号線DLとが交差する箇所に薄膜トランジスタTFTが存在する。薄膜トランジスタTFTには、半導体膜PSが設けられている。本実施形態における半導体膜PSは、ゲート信号線GLと接続するゲート電極GMの上側の層に位置して、映像信号線DLにつながるドレイン電極DTと、画素電極PXと接続するソース電極STの下側の層に位置している。そして半導体膜PSは、ドレイン電極DTとソース電極STに接続されている。なお本図の例では、ドレイン電極DTは映像信号線DLに含まれている。
【0028】
以上の回路構成において、各画素のコモン電極CTにコモン信号線CLを介してコモン電圧を印加し、ゲート信号線GLにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各映像信号線DLに映像信号を供給することにより、各画素の画素電極PXに映像信号の電圧が印加される。これにより、画素電極PXとコモン電極CTの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【0029】
図3は、図2のIII−III断面および画素領域外に存在するコンタクトホールCH3の断面を示す図である。薄膜トランジスタTFTと画素領域外のコンタクトホールCH3を含むアレイ基板は、具体的には、絶縁基板であるガラス基板SUB上に、導電層と、導電層上に設けられる第1の絶縁層GIと、第1の絶縁層上に設けられる半導体層と、半導体層上に設けられる第2の絶縁層SIと、その上に設けられた保護層PIとが積層されて構成されている。導電層には、ゲート電極GMとゲート電極GMと離れて設けられる配線用電極CMとが形成されている。半導体層には、ゲート電極GMの上方に半導体膜PSが形成されている。そして、保護層PIおよび第2の絶縁層SIを貫通して半導体膜PSに至る複数のコンタクトホールCH1,CH2と、保護層PI、第2の絶縁層SIおよび第1の絶縁層GIを貫通して配線用電極CMに至るコンタクトホールCH3が形成されている。さらにコンタクトホールCH1,CH2を通じて半導体膜PSと電気的に接続される配線であるドレイン電極DTおよびソース電極STと、コンタクトホールCH3を通じて配線用電極CMと電気的に接続される配線であるコンタクト配線CEとが形成されている。従来と異なり第2の絶縁層SIと保護層PIとの間にコンタクト配線CEが存在しない。
【0030】
ゲート電極GMおよび配線用電極CMは、例えばモリブデン、タングステン、或いはモリブデン・タングステン合金(MoW)の単層によって形成されている。第1の絶縁層GIおよび第2の絶縁層SIは、酸化シリコンによって形成されている。保護層PIは窒化シリコンによって形成されており、外部からの水分等に弱い酸化シリコンの層を保護している。また、酸化シリコンは窒化シリコンに比べ誘電率が低い。また例えばドレイン電極DT、ソース電極STおよびコンタクト配線CEは、AlSiなどのAl合金がMoWまたはTiによってサンドイッチされた構造をしている。
【0031】
ゲート電極GMと、半導体膜PSは、薄膜トランジスタTFTを構成している。本実施形態では半導体膜PSの素材は、低温ポリシリコンである。トランジスタの特性を得るために、例えばリン等の不純物が半導体膜PSのLDD領域、n+領域等に様々な濃度で打ち込まれている。
【0032】
ここで、コンタクトホールCH3の内部には段差部があり、コンタクトホールCH3の内部および周縁部にAlSiなどのAl合金やMoWまたはTi等の層が形成されたコンタクト配線CEは、従来のコンタクトホールに形成された配線と比べると、段差部より上の部分で配線が太くなる。これにより、電気抵抗が少なくなっている。
【0033】
以下ではこれまでに説明した構造を有するアレイ基板を製造する方法について説明する。はじめに、ガラス基板SUB上にMoW等を成膜し、フォトリソグラフィによりゲート電極GMおよび配線用電極CMのパターンを形成する。そして酸化シリコンをCVD装置により成膜し第1の絶縁層GIを形成する。続いて低温ポリシリコン(LTPS)などの材料を含む半導体層を成膜後、トランジスタの動作に必要な不純物を添加しつつフォトリソグラフィによりこの層をパターニングし半導体膜PSを形成する。図4は、この段階におけるアレイ基板を示す図である。そしてCVD装置で酸化シリコンおよび窒化シリコンを連続して成膜すると、図5に示すようにガラス基板SUBにそれぞれ第2の絶縁層SIと保護層PIが成膜された状態になる。
【0034】
ここからは、図3におけるコンタクトホールCH1,CH2,CH3を形成するための工程である。保護層PIまで形成されたガラス基板SUBにフォトレジストを塗布する。図6は、この段階におけるアレイ基板を示す図である。次に、ハーフトーン露光を用いて、レジスト膜REのパターンを形成する。レジスト膜REは、コンタクトホールCH3を形成するための領域では膜厚がない、つまりレジスト膜REが存在しない開口部であり、コンタクトホールCH1,CH2を形成するための領域はハーフトーン露光により膜厚は薄く、それら以外の領域はハーフトーン露光を用いない、より厚い膜厚となっている。図7はこの段階におけるアレイ基板を示す図である。ここで、レジスト膜REの開口部もしくはレジスト膜の膜厚が薄い領域は、後のアッシング工程によって平面的に拡大することを見込んでその大きさを予め決めておく。
【0035】
次に、第1のエッチング工程を行う。より具体的には本工程で例えばフルオロカーボン系または六フッ化硫黄のガスを用いたドライエッチングにより、コンタクトホールCH3の領域に保護層PI、第2の絶縁膜SI、第1の絶縁膜GIを貫通し、配線用電極CMまで達する孔HIを形成する。図8はこの段階におけるアレイ基板を示す図である。この工程により孔HIの底で配線用電極CMが露出する。一方、コンタクトホールCH1,CH2の領域はレジスト膜REによりマスクされているため、本工程によって保護層PIには孔は形成されない。
【0036】
次にアッシングによりコンタクトホールCH1,CH2の領域のレジスト膜REを除去する。図9はこの段階におけるアレイ基板を示す図である。なお、アッシングによりレジスト膜REの厚さが薄くなるだけでなく、開口部の大きさが大きくなる。孔HIの上方のレジスト膜REも後退し、レジスト膜REの開口部には保護層PIの上面が露出する。
【0037】
次に、第2のエッチング工程を行う。具体的には、例えばフルオロカーボン系または六フッ化硫黄のガスなどを用いたドライエッチングを行い、コンタクトホールCH1,CH2領域の孔が半導体膜PSに達した時点でそれ以上エッチングをしないよう調整する。図10はこの段階におけるアレイ基板を示す図である。この工程により、コンタクトホールCH1,CH2,CH3が形成される。コンタクトホールCH3の部分は、アッシングでレジスト膜REが後退した部分をエッチングすることで形成される段差部を内部に備える。
【0038】
第2のエッチング工程の後は、レジスト膜REを除去し、AlSiなどのAl合金やMoWまたはTi等を積層する。本実施形態では、MoW、AlSi、MoWが順に積層された3層構造としている。積層によって、上記の金属層はコンタクトホールCH1,CH2,CH3内部にも形成される。そしてそれらのコンタクトホールを通じた配線を形成するようにパターニングする。そうすることにより、図3に示すような配線であるドレイン電極DT、ソース電極STおよびコンタクト配線CE、そして図示しない映像信号線DL等が形成される。その後はコモン電極CTや画素電極PXなどの形成を行い、アレイ基板が完成する。
【0039】
上述の製造方法では、従来と異なり第2の絶縁層SIを構成する酸化シリコンを含む膜と保護層PIを構成する窒化シリコンを含む膜とが連続して形成される。つまり、CVD装置からの出し入れを行わずに第2の絶縁層SIと保護層PIが成膜されるため、従来よりガラス基板SUBをCVD装置から出し入れする回数が減る。それによりCVD装置へのガラス基板SUBの出し入れ操作や再加熱などの工程を省略できる。結果、全体の工程を簡略化し、コスト削減が可能となる。
【0040】
また、本実施形態ではコンタクトホールCH1,CH2,CH3を形成する際に、窒化シリコンと酸化シリコンの両方を一度にエッチング可能とするため、フルオロカーボン系または六フッ化硫黄のガスによるドライエッチングを用いている。このエッチング手法は、保護層PIおよび第2の絶縁層SIと半導体膜PSと第1の絶縁層GIとの間で選択比が確保できないため、1回のエッチングで半導体膜PSの上面に達するコンタクトホールCH1,CH2と配線用電極CMに達するコンタクトホールCH3を形成することは難しい。例えば配線用電極に達するようにエッチングすると、半導体膜PSを貫通してしまう。また他の方法としてコンタクトホールCH1,CH2とコンタクトホールCH3とを別々のフォトリソグラフィとエッチングで形成することも可能であるが、フォトリソグラフィの回数が増えると全体としての工程は簡略化されない。しかし上述の第1のエッチング、アッシング、第2のエッチングの工程を行うことにより、フォトリソグラフィの回数を増加させなくても半導体膜PSと配線用電極CMの両方に達する孔を形成することが可能となる。これにより、全体としての工程を簡略化することができる。
【0041】
[第2の実施形態]
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板等からなる構成は第1の実施形態と同様である。さらに、アレイ基板自体の構造も同様である。さらに製造工程における第1の実施形態との相違は、コンタクトホールCH1,CH2,CH3を形成する工程である。以下では、第1の実施形態と異なる部分を中心に説明する。
【0042】
コンタクトホールCH1,CH2,CH3を形成するため、図5に示すような第2の絶縁層SIと保護層PIが成膜されたガラス基板SUBに、フォトレジストを塗布する。次に、ハーフトーン露光を用いて、レジスト膜REのパターンを形成する。ここまでの工程は第1の実施形態と同様である(図6および図7参照)。
【0043】
次に、第1のエッチング工程を行う。より具体的には例えばフルオロカーボン系または六フッ化硫黄のガスを用いたドライエッチングにより、コンタクトホールCH3の領域に保護層PIを貫通し、予め定められた深さに達する孔HIを形成する。図11はこの段階におけるアレイ基板を示す図である。孔HIの深さは、本工程では配線用電極CMに達せず、かつ第2のエッチング工程で配線用電極CMが露出するように調整する。理想的には第2のエッチングが終わる直前に配線用電極CMに達するよう孔HIの深さを調整するとよい。一方、コンタクトホールCH1,CH2の領域はレジスト膜REによりマスクされているため、本工程によって保護層PIには孔は形成されない。
【0044】
次にアッシングによりコンタクトホールCH1,CH2の領域のレジスト膜REを除去する。図12はこの段階におけるアレイ基板を示す図である。孔HIの上方のレジスト膜REも後退し、レジスト膜REの開口部には保護層PIの上面が露出する。
【0045】
次に、第2のエッチング工程を行う。具体的には、例えばフルオロカーボン系または六フッ化硫黄のガスなどを用いたドライエッチングを行い、コンタクトホールCH1,CH2領域の孔が半導体膜PSに達した時点でそれ以上エッチングをしないよう調整する。図13はこの段階におけるアレイ基板を示す図である。この工程により、コンタクトホールCH1,CH2,CH3が形成される。コンタクトホールCH3の部分は、アッシングでレジスト膜REが後退した部分と孔HIをエッチングすることで形成される段差部を内部に備える。
【0046】
第2のエッチング工程後は、レジスト膜REを除去し、AlSiなどのAl合金やMoWまたはTi等を積層する。本実施形態でも第1の実施形態と同様に、MoW、AlSi、MoWが順に積層された3層構造としている。積層によって、上記の金属層はコンタクトホールCH1,CH2,CH3内部にも形成される。そしてそれらのコンタクトホールを通じた配線を形成するようにパターニングする。そうすることにより、図14に示すような配線であるドレイン電極DT、ソース電極STおよびコンタクト配線CE、そして図示しない映像信号線DL等が形成される。その後はコモン電極CTや画素電極PXなどの形成を行い、アレイ基板が完成する。
【0047】
第2の実施形態に係る液晶表示装置の製造方法では、配線用電極CMがアッシング工程や第2のエッチング工程で外部に露出する時間を減らすことができる。それにより、例えばドライエッチングのガスと接触する時間を抑え、結果、配線用電極CMの酸化等のダメージを抑えることができる。
【0048】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をIPS方式として説明しているが、本発明は例えばVA(Vertically Aligned)方式やTN(Twisted Nematic)方式等の他の駆動方式であってもよい。図22は、VA方式及びTN方式の表示装置を構成するアレイ基板の等価回路の一例を示す図であり、図23は、これらの方式の表示装置のアレイ基板の画素領域の一例を示す拡大平面図である。VA方式及びTN方式の場合には、アレイ基板にコモン電極CT及びコモン信号線CLを設けずに、アレイ基板に対向する図示しない対向基板(或いはカラーフィルタ基板)に、コモン電極を設けている。これらの方式であっても、コモン電極CTを除く本質的な部分である薄膜トランジスタTFTおよびコンタクトホールCH3の構造は第1の実施形態や第2の実施形態と同様のものとなる。
【0049】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、同様の絶縁層や導電層の積層構造を有していれば、たとえば有機EL(Electro Luminescence)素子等の他の表示装置にも適用できることはいうまでもない。
【図面の簡単な説明】
【0050】
【図1】IPS方式の液晶表示装置を構成するアレイ基板における表示領域の一部の等価回路を示す図である。
【図2】本発明の実施形態に係るアレイ基板の1つの画素領域の拡大平面図である。
【図3】図2のIII−III断面および画素領域外に存在するコンタクトホールの断面を示す図である。
【図4】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図5】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図6】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図7】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図8】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図9】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図10】第1の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図11】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図12】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図13】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図14】第2の実施形態に係るアレイ基板の製造工程を説明するための図である。
【図15】従来の液晶表示装置のアレイ基板における薄膜トランジスタとコンタクトホールの断面を示す図である。
【図16】従来のアレイ基板の製造工程を説明するための図である。
【図17】従来のアレイ基板の製造工程を説明するための図である。
【図18】従来のアレイ基板の製造工程を説明するための図である。
【図19】従来のアレイ基板の製造工程を説明するための図である。
【図20】従来のアレイ基板の製造工程を説明するための図である。
【図21】従来のアレイ基板の製造工程を説明するための図である。
【図22】VA方式及びTN方式の液晶表示装置を構成するアレイ基板の等価回路の一例を示す図である。
【図23】VA方式及びTN方式のアレイ基板の画素領域の一例を示す拡大平面図である。
【符号の説明】
【0051】
CL コモン信号線、GL ゲート信号線、DL 映像信号線、TFT 薄膜トランジスタ、GM ゲート電極、DT ドレイン電極、ST ソース電極、PX 画素電極、CT コモン電極、PS 半導体膜、SUB ガラス基板、CM 配線用電極、GI 第1の絶縁層、SI 第2の絶縁層、PI 保護層、CH1,CH2,CH3 コンタクトホール、CE 配線、RE レジスト膜、HI 孔。
【特許請求の範囲】
【請求項1】
絶縁基板上に第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とを含む導電層を形成する工程と、
前記導電層が形成された前記絶縁基板上に第1の絶縁層を形成する工程と、
前記第1の絶縁層の上層に、前記第1の電極膜の少なくとも一部と平面的に重なる半導体膜を形成する工程と、
前記半導体膜が形成された前記絶縁基板上に第2の絶縁層を形成する工程と、
前記第2の絶縁層が形成された前記絶縁基板上に保護層を形成する工程と、
前記保護膜上に、前記半導体膜の少なくとも一部と平面的に重なる第1の領域に所定の厚さの第1のレジスト膜を形成し、前記第2の電極膜の少なくとも一部と平面的に重なる領域にレジスト膜が形成されない第2の領域を有し、前記第1の領域および第2の領域以外の領域に前記第1のレジスト膜より厚い第2のレジスト膜を形成する工程と、
前記第2の領域下の前記保護層、前記第1の絶縁層および前記第2の絶縁層のうち少なくとも一部をエッチングにより除去する第1エッチング工程と、
前記第1のレジスト膜をアッシングにより除去する工程と、
前記第1の領域下の前記半導体膜をエッチングにより露出させ前記半導体膜に達する第1の孔を形成し、かつ前記第2の領域下の前記第2の電極膜に達する第2の孔を形成する第2エッチング工程と、
前記第2のレジスト膜を除去する工程と、
前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を形成する工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項2】
前記第1の領域は、前記半導体膜と重なる領域に互いに離間して2つ形成されていることを特徴とする請求項1記載の表示装置の製造方法。
【請求項3】
前記第1の電極膜は、前記半導体膜とともに薄膜トランジスタを構成する、
ことを特徴とする請求項1又は請求項2に記載の表示装置の製造方法。
【請求項4】
前記保護層は窒化シリコンを含む、
ことを特徴とする請求項1から請求項3の何れか1項に記載の表示装置の製造方法。
【請求項5】
前記第1の絶縁層は酸化シリコンを含む、
ことを特徴とする請求項1から請求項4の何れか1項に記載の表示装置の製造方法。
【請求項6】
前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させる、
ことを特徴とする請求項1から請求項5の何れか1項に記載の表示装置の製造方法。
【請求項7】
前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させない、
ことを特徴とする請求項1から請求項5の何れか1項に記載の表示装置の製造方法。
【請求項8】
前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されていることを特徴とする請求項1から請求項7に何れか1項に記載の表示装置の製造方法。
【請求項9】
前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されていることを特徴とする請求項8に記載の表示装置の製造方法。
【請求項10】
絶縁基板上に設けられ第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とが形成される第1の導電層と、
前記第1の導電層上に設けられる第1の絶縁層と、
前記第1の絶縁層上に設けられ、前記第1の電極膜の少なくとも一部と平面的に重なる半導体層と、
前記半導体層上に設けられる第2の絶縁層と、
前記第2の絶縁層上に設けられた保護層と、
前記保護層および前記第2の絶縁層を貫通して前記半導体膜に至る複数の第1の孔と、
前記保護層、前記第2の絶縁層および前記第1の絶縁層を貫通して前記第2の電極膜に至る1または複数の第2の孔と、
前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を含み、
前記第2の孔は、段差部を内部に備える、
ことを特徴とする表示装置。
【請求項11】
前記段差部は、前記第2の絶縁層に形成されていることを特徴とする請求項10に記載の表示装置。
【請求項12】
前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されていることを特徴とする請求項10又は請求項11に記載の表示装置の製造方法。
【請求項13】
前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されていることを特徴とする請求項12に記載の表示装置の製造方法。
【請求項1】
絶縁基板上に第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とを含む導電層を形成する工程と、
前記導電層が形成された前記絶縁基板上に第1の絶縁層を形成する工程と、
前記第1の絶縁層の上層に、前記第1の電極膜の少なくとも一部と平面的に重なる半導体膜を形成する工程と、
前記半導体膜が形成された前記絶縁基板上に第2の絶縁層を形成する工程と、
前記第2の絶縁層が形成された前記絶縁基板上に保護層を形成する工程と、
前記保護膜上に、前記半導体膜の少なくとも一部と平面的に重なる第1の領域に所定の厚さの第1のレジスト膜を形成し、前記第2の電極膜の少なくとも一部と平面的に重なる領域にレジスト膜が形成されない第2の領域を有し、前記第1の領域および第2の領域以外の領域に前記第1のレジスト膜より厚い第2のレジスト膜を形成する工程と、
前記第2の領域下の前記保護層、前記第1の絶縁層および前記第2の絶縁層のうち少なくとも一部をエッチングにより除去する第1エッチング工程と、
前記第1のレジスト膜をアッシングにより除去する工程と、
前記第1の領域下の前記半導体膜をエッチングにより露出させ前記半導体膜に達する第1の孔を形成し、かつ前記第2の領域下の前記第2の電極膜に達する第2の孔を形成する第2エッチング工程と、
前記第2のレジスト膜を除去する工程と、
前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を形成する工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項2】
前記第1の領域は、前記半導体膜と重なる領域に互いに離間して2つ形成されていることを特徴とする請求項1記載の表示装置の製造方法。
【請求項3】
前記第1の電極膜は、前記半導体膜とともに薄膜トランジスタを構成する、
ことを特徴とする請求項1又は請求項2に記載の表示装置の製造方法。
【請求項4】
前記保護層は窒化シリコンを含む、
ことを特徴とする請求項1から請求項3の何れか1項に記載の表示装置の製造方法。
【請求項5】
前記第1の絶縁層は酸化シリコンを含む、
ことを特徴とする請求項1から請求項4の何れか1項に記載の表示装置の製造方法。
【請求項6】
前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させる、
ことを特徴とする請求項1から請求項5の何れか1項に記載の表示装置の製造方法。
【請求項7】
前記第1エッチング工程は、前記第2の領域下の前記第2の電極膜を露出させない、
ことを特徴とする請求項1から請求項5の何れか1項に記載の表示装置の製造方法。
【請求項8】
前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されていることを特徴とする請求項1から請求項7に何れか1項に記載の表示装置の製造方法。
【請求項9】
前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されていることを特徴とする請求項8に記載の表示装置の製造方法。
【請求項10】
絶縁基板上に設けられ第1の電極膜と前記第1の電極膜と離間して設けられた第2の電極膜とが形成される第1の導電層と、
前記第1の導電層上に設けられる第1の絶縁層と、
前記第1の絶縁層上に設けられ、前記第1の電極膜の少なくとも一部と平面的に重なる半導体層と、
前記半導体層上に設けられる第2の絶縁層と、
前記第2の絶縁層上に設けられた保護層と、
前記保護層および前記第2の絶縁層を貫通して前記半導体膜に至る複数の第1の孔と、
前記保護層、前記第2の絶縁層および前記第1の絶縁層を貫通して前記第2の電極膜に至る1または複数の第2の孔と、
前記第1の孔を通じて前記半導体膜と電気的に接続される配線と、前記第2の孔を通じて前記第2の電極膜と電気的に接続される配線と、を含み、
前記第2の孔は、段差部を内部に備える、
ことを特徴とする表示装置。
【請求項11】
前記段差部は、前記第2の絶縁層に形成されていることを特徴とする請求項10に記載の表示装置。
【請求項12】
前記第1の電極膜と前記第2の電極膜は、同一の材料で形成されていることを特徴とする請求項10又は請求項11に記載の表示装置の製造方法。
【請求項13】
前記第1の電極膜と前記第2の電極膜は、Mo、W、MoW合金の何れかで形成されていることを特徴とする請求項12に記載の表示装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
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【図16】
【図17】
【図18】
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【図20】
【図21】
【図22】
【図23】
【公開番号】特開2010−97077(P2010−97077A)
【公開日】平成22年4月30日(2010.4.30)
【国際特許分類】
【出願番号】特願2008−268989(P2008−268989)
【出願日】平成20年10月17日(2008.10.17)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【Fターム(参考)】
【公開日】平成22年4月30日(2010.4.30)
【国際特許分類】
【出願日】平成20年10月17日(2008.10.17)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【Fターム(参考)】
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