薄膜トランジスタ及びその製造方法
【課題】積層構造のゲート電極をもつ薄膜トランジスタにおいて、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（ｈｉｌｌｏｃｋ）の生成を防止する。
【解決手段】基板上に第１金属層４３と第２金属層４５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光膜４７を形成する（図５（ａ））。感光膜４７をマスクとして第２金属層４５を等方性のウェットエッチング方法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小さな幅（Ｗ２）にパターニングする（図５（ｂ））。次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカバレージの低下とヒロックの両方を防止できる。
【解決手段】基板上に第１金属層４３と第２金属層４５を連続して蒸着し、さらに所定幅（Ｗ１）を持つ感光膜４７を形成する（図５（ａ））。感光膜４７をマスクとして第２金属層４５を等方性のウェットエッチング方法で感光膜の幅（Ｗ１）よりも１μｍ乃至４μｍ程度小さな幅（Ｗ２）にパターニングする（図５（ｂ））。次に、感光膜４７をマスクとして第１金属層４３を異方性エッチング方法で幅（Ｗ１）を持つようにパターニングして積層構造のゲート電極を形成する（図５（ｃ））。１μｍ＜Ｗ１−Ｗ２＜４μｍの関係にあればステップカバレージの低下とヒロックの両方を防止できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置（Liquid Crystal Display）の薄膜トランジスタ及びその製造方法に係り、特にゲートを二層金属構造に形成する薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、駆動素子であるスイッチング素子と、光を透過するか反射する画素（pixel）電極を基本単位とする画素とがマトリックス構造をもって配列された構造を有する。前記で、スイッチング素子はゲートとソース及びドレイン領域を合む薄膜トランジスタからなる。
【０００３】
前記で、薄膜トランジスタのゲートは配線抵抗を減らすためにアルミニウムを用いている。しかし、ゲートをアルミニウムから形成すると、ヒロツク（hillock）が発生するという問題点がある。
【０００４】
故に、アルミニウム上部にモリブデン（Ｍｏ）などの金属を覆う二重構造のゲートが提示された。
【０００５】
前記二重構造のゲートを形成する方法というのは、アルミニウムとモリブデンを順次蒸着した後に一回のフォトリソグラフイ工程によってパターニングするということである。このような方法は積層された二重金属が厚くて基板との段差が大きくなり、このため以後に形成されるゲート酸化膜のステップカバレージ（step coverage）が悪くなる。故に、ゲート酸化膜上に形成されるソース及びドレイン領域はゲートと重畳する部分と重畳しない部分が断絶されるか、或いはゲートと接触して電気的に短絡されるという問題点があった。
【０００６】
従って、積層されたアルミニウム及びモリブデンの二重金属がそれぞれ段差を成すことによって以後に形成されるゲート酸化膜のステップカバレージを向上させるというゲートの形成方法が提示された。
【０００７】
図１（ａ）乃至図２（ｃ）は従来技術による薄膜トランジスタの製造工程図である。
【０００８】
図１（ａ）を参照すると、基板１１上にアルミニウムを蒸着して第１金属層１３を形成し、第１金属層１３上に第１感光膜１５を塗布する。そして、第１感光膜１５を、所定幅（Ｗ１）で持って、第１金属層１３の所定部分以外の部分が露出されるように露光及び現像する。
【０００９】
図１（ｂ）を参照すると、第１感光膜１５をマスクとして第１金属層１３を、幅（Ｗ１）を持つようにウエットエッチング方法でパターニングする。そして、第１感光膜１５を除去した後、第１金属層１３を覆うように基板１１上にモリブデン、タンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかを蒸着して第２金属層１７を形成する。そして、第２金属層１７上に第２感光膜１９を塗布する。
【００１０】
そして、第２感光膜（１９）を、所定幅（Ｗ２）で持って、第１金属層１３に対応する第２金属層１７上の所定部分以外の部分が露出されるように露光及び現像する。
【００１１】
図１（ｃ）を参照すると、第２感光膜１９をマスクとして第２金属層１７を、第１金属層１３の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにウエットエッチング方法でパターニングする。この時、パターニングされた第１及び第２金属層１３，１７は基板１１と二重段差をなす二層金属構造を有するゲート２１となる。前記で、ゲート２１を、第２金属層１７が第１金属層１３の真ん中の部分に位置して幅が４μｍ以上、即ちＷ１−Ｗ２≧４μｍとなるように形成する。そして、第２感光膜１９を除去する。
【００１２】
図２（ａ）を参照すると、ゲート２１及び基板１１の表面にシリコン酸化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）を単層或いは二重層に蒸着して第１絶縁膜２３を形成する。そして、第１絶縁膜２３上に不純物がドーピングされていない多結晶シリコンと不純物が高濃度でドーピングされた多結晶シリコンを連続して蒸着して半導体層２５とオーム接触層２７を形成する。その後、オーム接触層２７及び半導体２５を第１絶縁膜２３が露出されるようにフォトリソグラフィ方法でパターニングする。
【００１３】
図２（ｂ）を参照すると、絶縁膜２３及びオーム接触層２７上にアルミニウムなどの導電性金属を積層した後、この導電性金属をフォトリソグラフィ方法でパターニングしてソース及びドレイン電極２９、３１を形成する。そして、ソース及びドレイン電極２９，３１をマスクとしてこのソース及びドレイン２９、３１の間の、オーム接触層２７の露出された部分をエッチングして除去する。
【００１４】
図２（ｃ）を参照すると、前述した構造の全表面にシリコン酸化物或いはシリコン窒化物を蒸着して第２絶縁膜３３を形成する。その次、第２絶縁膜３３をドレイン電極３１の所定部分が露出されるように除去してコンタクトホール３５を形成する。その次、第２絶縁膜３３上に、コンタクトホール３５を通じてドレイン電極３１と電気的に連結されるように、透明導電物質を蒸着した後、フォトリソグラフィ方法でパターニングして画素電極３７を形成する。
【００１５】
前述したように、従来の薄膜トランジスタの製造方法は、二層金属構造を有するゲートにおいて、第１金属層と第２金属層をそれぞれ他のマスクを用いるフォトリソグラフィ工程によって形成してゲートと基板が二重の段差を成すようにした。
【００１６】
しかし、従来技術による薄膜トランジスタは第１金属層の幅が第２金属層の幅より４μｍ以上大きければ、第２金属層が形成されていない第１金属層の両側でヒロックが発生するという間題点があった。第１金属層の幅が第２金属層の幅より４μｍ以上大きいと、下側の金属層（例えばアルミニウム層）と上側の金属層（例えばモリブデン層）との間の相互作用がそれほど強くなく、ヒロックの発生を防止できないからである。言い換えれば、下側の金属層上の上側の層の効果が弱いので、下側の層でヒロックは発生するのである。
【００１７】
また、ゲートを形成するために２回の蒸着と２回のフォトリソグラフィ工程が要るので、工程が複雑になるだけでなく、第１金属層と第２金属層との間の接触抵抗が増加するという間題点があった。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
したがって、本発明の目的は、第２金属層が形成されていない、第１金属層上の両側部分でヒロックが発生することを防止し得る薄膜トランジスタを提供することにある。
【００１９】
本発明の他の目的は、ゲートを簡単に形成し得る薄膜トランジスタの製造方法を提供することにある。
【００２０】
また、本発明の他の目的は、ゲートを成す第１金属層と第２金属層の間の接触抵抗を減らし得る薄膜トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明による薄膜トランジスタのゲート電極は、第１金属層と第２金属層の積層により形成されるとともに、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（hillock）の生成を防止するように、前記第1金属層の幅（Ｗ１）が前記第２金属層の幅（Ｗ２）より大きい。
【００２２】
上記他の目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、基板上に第１金属層と第２金属層を連続して蒸着する工程と、前記第２金属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成する工程と、前記感光膜をマスクとして前記第２金属層を、前記第２金属層上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（hillock）の生成を防止するように、等方性エッチング方法で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパターニングする工程と、前記感光膜をマスクとして前記第１金属層を異方性エッチング方法で前記幅（Ｗ１）を持つようにパターニングすることにより、前記第２金属層と積層された構造のゲートを形成する工程と、前記感光膜を除去する工程とを備える。
【００２３】
上記他の目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、基板上に第１金属層と第２金属層を連続して蒸着する工程と、前記第２金属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成する工程と、前記感光膜をマスクとして前記第１及び第２金属層を前記所定幅（Ｗ１）を持つように異方性エッチングする工程と、前記感光膜をマスクとして前記第２金属層を、前記第２金属層上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（hillock）の生成を防止するように、等方性エッチング方法で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパターニングして前記第１金属層と二重層をなすゲート電極を形成する工程と、前記感光膜を除去する工程とを備える。
【００２４】
好ましくは、前記第1金属層の幅（Ｗ１）と前記第２金属層の幅（Ｗ２）との関係が、１μｍ＜Ｗ１−Ｗ２＜４μｍである。
【発明の効果】
【００２５】
従って、本発明は、ゲートを形成するための第１及び第２金属層を連続する一回の工程で蒸着し、一回のフォトリソグラフィ工程でパターニングすることにより、第１及び第２金属層の間の接触抵抗が減少するとともに、工程が簡単化される利点がある。且つ、第１金属層の両側の、第２金属層と重畳しない部分の幅がそれぞれ２μｍより小さいので、第１金属層のヒロックの生成を防止することのできる利点がある。
【図面の簡単な説明】
【００２６】
【図１】図１（ａ）乃至図１（ｃ）は従来の技術による薄膜トランジスタの製造工程図。
【図２】図２（ａ）乃至図２（ｃ）は従来の技術による薄膜トランジスタの製造工程図（続き）。
【図３】本発明の実施の形態による薄膜トランジスタの平面図。
【図４】図３のＸ−Ｘ線に沿って切った断面図。
【図５】図５（ａ）乃至図５（ｃ）は本発明による薄膜トランジスタの製造工程図。
【図６】図６（ａ）乃至図６（ｃ）は本発明による薄膜トランジスタの製造工程図（続き）。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照して本発明を説明する。
【００２８】
図３は本発明による薄膜トランジスタの平面図であり、図４は図３のＸ−Ｘ線に沿って切った断面図である。
【００２９】
本発明による薄膜トランジスタは、基板４１上に第１及び第２金属層４３，４５の二重層からなったゲート４９と、第１及び第２絶縁膜５１，６１と、半導体層５３と、オーム接触層５５と、ソース及びドレイン電極５７，５９と、画素電極６５とからなる。
【００３０】
前記で、ゲート４９は基板４１上に第１金属層４３と第２金属層４５の二重層からなって形成される。前記で、第１金属層４３はアルミニウム（Ａｌ）、銅（Ｃｕ）、或いは金（Ａｕ）のいずれかの導電性金属が蒸着されて形成され、所定幅（Ｗ１）を持つ。第２金属層４５は第１金属層４３上にモリブデン（Ｍｏ）、タンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかの高融点金属が蒸着されて形成され、所定幅（Ｗ２）を持つ。前記で、第１金属層４３の幅（Ｗ１）は第２金属層４５の幅（Ｗ２）に比してｌμｍより大きく４μｍより小さく、即ち１μｍ＜Ｗ１−Ｗ２＜４μｍとなるように形成される。そして、第２金属層４５は第１金属層４３の真ん中に位置するように形成されて、この第１金属層４３の、第２金属層４５が形成されていない両側部分の幅が等しくなる。第１金属層４３の、第２金属層４５が形成されていない両側部分の幅のそれぞれが０．５μｍより大きく２μｍより小さくなる。
【００３１】
ゲート４９を含む基板４１上にシリコン酸化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）が単層或いは二重層に蒸着されて第１絶縁膜５１を形成する。
【００３２】
そして、第１絶縁膜５１上の、ゲート４９に対応する部分に不純物がドーピングされていない非晶質シリコンと不純物が高濃度でドーピングされた非晶質シリコンが連続して蒸着され、パターニングされて半導体層５３とオーム接触層５５が形成される。前記で、半導体層５３は素子の活性領域として用いられて、ゲート４９に印加される電圧によってチャネルが形成される。また、オーム接触層５５は半導体層５３とソース及びドレイン電極５９との間をオーム接触させるもので、半導体層５３のチャネルが形成される部分には形成されない。
【００３３】
ソース及びドレイン電極５７，５９はオーム接触層５５に接触され、第１絶縁膜５１上の所定部分に延長されるように形成される。
【００３４】
第２絶縁膜６１はシリコン酸化物（ＳｉＯ2）などの絶縁物質が半導体層５３とソース及びドレイン電極５７，５９と第１絶縁膜５１とを覆うように蒸着されて形成される。そして、ドレイン電極５９上の第２絶縁膜６１が除去されてコンタクトホール６３が形成され、このコンタクトホール６３を通じてドレイン電極５９と接触されるようにＩＴＯ（Indium Tin Oxide）或いは酒石酸化膜（ＳｎＯ2）のいずれかの透明な導電物質からなった画素電極６５が形成される。
【００３５】
前述した薄膜トランジスタは、ゲート４９をなす第１及び第２金属層４３，４５において、第１金属層４３の、第２金属層４５が形成されていない両側部分幅のそれぞれが０．５μｍより大きく２μｍより小さく形成される。故に、第１金属層４３の、第２金属層４５が形成されていない両側部分幅のそれぞれが０．５μｍより多ければ、ゲート４９が二重の段差を持つことにより、第１絶縁膜５１のステップカバレージの低下を防止することができ、また、２μｍより小さければ、第１金属層４３のヒロックの生成を防止することができる。
【００３６】
金属層の側部分幅（side width）が０．５μｍより小さいと、ゲート絶縁層には、下側金属層及び上側金属層を含む二重層化金属ゲートの深さ（depth）に等しいステップ差（step difference）が生じる。そのため、ゲート絶縁層のステップカバレッジは好ましいものではなくなる。金属層の側部分幅が０．５μｍより大きいと、ゲート絶縁層には、ゲートの下側金属層の深さ、あるいは上側金属層の深さのいずれかに等しいステップ差が生じる。そのため、ゲート絶縁層のステップカバレッジを改善することができるのである。
【００３７】
図５（ａ）乃至図６（ｃ）は本発明による薄膜トランジスタの製造工程図である。
【００３８】
図５（ａ）を参照すると、基板４１上にアルミニウム（Ａｌ）、銅（Ｃｕ）、或いは金（Ａｕ）を蒸着して第１金属層４３を形成し、続いて、第１金属層４３上にモリブデン（Ｍｏ）、タンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかを蒸着して第２金属層４５を蒸着する。前記で、第１及び第２金属層４３，４５をスパッタリング或いは化学気相蒸着（Chemical Vapor Deposition：以下、「ＣＶＤ」という）方法で真空状態を破壊（ｂｒｅａｋ）せずに連続して蒸着して、それぞれ厚さ５００〜４０００Å程度と厚さ５００〜４０００Å程度に形成する。故に、第１及び第２金属層４３，４５の間の接触抵抗を減少させることができる。
【００３９】
そして、第２金属層４５上に感光膜４７を塗布した後、この感光膜４７を、第２金属層４５の所定部分上に幅（Ｗ１）を持つように露光及び現像する。
【００４０】
図５（ｂ）を参照すると、感光膜４７をマスクとして燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合したエッチング溶液で第２金属層４５をウェットエッチングしてパターニングする。この時、第２金属層４５は等方性エッチングされるので、露出された部分のみならず感光膜４７によって覆われた部分もエッチングされて、感光膜４７の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパターニングされて１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を維持することができる。前記で、第２金属層４５は感光膜４７によって覆われた部分の両側幅が同一にエッチングされるので、その一側幅が０．５μｍより大きく、２μｍより小さくなる。また、第２金属層４５のエッチングされた側面は直角或いは傾くようになる。
【００４１】
下側金属層の深さが薄くなるほど、ヒロックの発生率は少なくなる。したがって、幅の差Ｗ１−Ｗ２は、下側金属層の深さを薄くすることにより、大きくすることができる。
【００４２】
アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）層は、エッチャントを用いて同時にエッチングされる。このエッチャントは、燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）、硝酸（ＨＮＯ3）及び水（Ｈ2Ｏ：蒸留水）が混合比７２，１５，８及び６、あるいは、１６，２，２及び１、あるいは、８５，５，５及び５で混合されたものである。
【００４３】
図５（ｃ）を参照すると、感光膜４７をマスクとして第１金属層４３を反応性イオンエッチング（Reactive Ion Etching：以下、「ＲＩＥ」という）などの異方性エッチング特性を持つドライ方法でエッチングしてパターニングする。このとき、第１金属層４３は感光膜４７が覆われた部分以外の部分がエッチングされるので、感光膜４７と同一な幅（Ｗ１）を持つ。故に、第１金属層４３と第２金属層４５は１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を維持する。
【００４４】
前記で、残留する第１及び第２金属層４３，４５は二層金属構造を持つゲート４９となる。故に、ゲート４９は、第２金属層４５が第１金属層４３上の真ん中の部分に形成されるが、第１金属層４３の両側が０．５μｍより大きく２μｍより小さい幅に露出されるように形成される。そして、第２金属層４５上に残留する感光膜４７を除去する。
【００４５】
図６（ａ）を参照すると、ゲート４９及び基板４１の表面にＣＶＤ方法でシリコン酸化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）を断層或いは二重層に蒸着して第１絶縁膜５１を形成する。この時、第１金属層４３の、第２金属層４５によって露出された両側の幅がそれぞれ０．５μｍより大きいので、二重段差のゲート４９によって第１絶縁膜５１のステップカバレッジの低下を防止し、また２μｍより小さいので、第１金属層４３のヒロックの生成を防止する。
【００４６】
そして、第１絶縁膜５１上に不純物がドーピングされていない非晶質シリコンと不純物が高濃度でドーピングされた非晶質シリコンをＣＶＤ方法で連続して蒸着して半導体層５３と、オーム接触層５５を形成する。その次、オーム接触層５５及び半導体層５３を第１絶縁膜５１が露出されるようにフォトリソグラフィ方法でパターニングする。
【００４７】
図６（ｂ）を参照すると、絶縁膜５１及びオーム接触層５５上にアルミニウム（Ａ１）或いはクロム（Ｃｒ）のいずれかの導電性金属を積層した後、フォトリソグラフィ方法でパターニングしてソース及びドレイン電極５７、５９を形成する。そして、ソース及びドレイン電極５７，５９をマスクとしてこのソース及びドレイン電極５７，５９の間の、オーム接触層５５の露出された部分をエッチングして除去する。
【００４８】
図６（ｃ）を参照すると、前述した構造の全表面にシリコン酸化物或いはシリコン窒化物をＣＶＤ方法で蒸着して第２絶縁膜６１を形成する。その次、第２絶縁膜６１をドレイン電極５９の所定部分が露出されるようにフォトリソグラフィ方法で除去してコンタクトホール６３を形成する。その次、第２絶縁膜６１上に、コンタクトホール６３を通じてドレイン電極６５と電気的に連結されるように、スパッタリング方法でＩＴＯ（Indium Tin Oxide）或いは酒石酸化膜（ＳｎＯ2）のいずれかの透明な導電物質を蒸着した後、フォトリソグラフィ方法でパターニングして画素電極６５を形成する。
【００４９】
本発明の他の実施例によると、第１及び第２金属層４３，４５を、感光膜４７をマスクとして前もってＲＩＥなどの異方性エッチング特性を持つウェット方法でエッチングした後、感光膜４７の下部の第２金属層４５を燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合したエッチング溶液でエッチングしてゲート４９を形成することもできる。
【００５０】
本発明のまた他の実施例によると、第１及び第２金属層４３、４５のエッチングにおいて、燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合したエッチング溶液で第２金属層４５が第１金属層４３より速くエッチングされるようにして一回のエッチング工程でゲート４９を形成することもできる。
【００５１】
以上説明したように、本発明による薄膜トランジスタは、基板上に第１及び第２金属層を連続して蒸着し、第２金属層上の所定部分を覆う感光膜を形成する。そして、この感光膜をマスクとして第２金属層をウエットエッチングした後、第１金属層をドライエッチングしてゲートを形成する。
【符号の説明】
【００５２】
４１ 基板
４３ 第１金属層
４５ 第２金属層
４７ 感光膜
４９ ゲート
５１ 第１絶縁膜
５３ 半導体層
５５ オーム接触層
５７，５９ ソース及びドレイン電極
６１ 第２絶縁膜
６３ コンタクトホール
６５ 画素電極
Ｗ１ 第１金属層の幅
Ｗ２ 第２金属層の幅
【技術分野】
【０００１】
本発明は液晶表示装置（Liquid Crystal Display）の薄膜トランジスタ及びその製造方法に係り、特にゲートを二層金属構造に形成する薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、駆動素子であるスイッチング素子と、光を透過するか反射する画素（pixel）電極を基本単位とする画素とがマトリックス構造をもって配列された構造を有する。前記で、スイッチング素子はゲートとソース及びドレイン領域を合む薄膜トランジスタからなる。
【０００３】
前記で、薄膜トランジスタのゲートは配線抵抗を減らすためにアルミニウムを用いている。しかし、ゲートをアルミニウムから形成すると、ヒロツク（hillock）が発生するという問題点がある。
【０００４】
故に、アルミニウム上部にモリブデン（Ｍｏ）などの金属を覆う二重構造のゲートが提示された。
【０００５】
前記二重構造のゲートを形成する方法というのは、アルミニウムとモリブデンを順次蒸着した後に一回のフォトリソグラフイ工程によってパターニングするということである。このような方法は積層された二重金属が厚くて基板との段差が大きくなり、このため以後に形成されるゲート酸化膜のステップカバレージ（step coverage）が悪くなる。故に、ゲート酸化膜上に形成されるソース及びドレイン領域はゲートと重畳する部分と重畳しない部分が断絶されるか、或いはゲートと接触して電気的に短絡されるという問題点があった。
【０００６】
従って、積層されたアルミニウム及びモリブデンの二重金属がそれぞれ段差を成すことによって以後に形成されるゲート酸化膜のステップカバレージを向上させるというゲートの形成方法が提示された。
【０００７】
図１（ａ）乃至図２（ｃ）は従来技術による薄膜トランジスタの製造工程図である。
【０００８】
図１（ａ）を参照すると、基板１１上にアルミニウムを蒸着して第１金属層１３を形成し、第１金属層１３上に第１感光膜１５を塗布する。そして、第１感光膜１５を、所定幅（Ｗ１）で持って、第１金属層１３の所定部分以外の部分が露出されるように露光及び現像する。
【０００９】
図１（ｂ）を参照すると、第１感光膜１５をマスクとして第１金属層１３を、幅（Ｗ１）を持つようにウエットエッチング方法でパターニングする。そして、第１感光膜１５を除去した後、第１金属層１３を覆うように基板１１上にモリブデン、タンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかを蒸着して第２金属層１７を形成する。そして、第２金属層１７上に第２感光膜１９を塗布する。
【００１０】
そして、第２感光膜（１９）を、所定幅（Ｗ２）で持って、第１金属層１３に対応する第２金属層１７上の所定部分以外の部分が露出されるように露光及び現像する。
【００１１】
図１（ｃ）を参照すると、第２感光膜１９をマスクとして第２金属層１７を、第１金属層１３の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにウエットエッチング方法でパターニングする。この時、パターニングされた第１及び第２金属層１３，１７は基板１１と二重段差をなす二層金属構造を有するゲート２１となる。前記で、ゲート２１を、第２金属層１７が第１金属層１３の真ん中の部分に位置して幅が４μｍ以上、即ちＷ１−Ｗ２≧４μｍとなるように形成する。そして、第２感光膜１９を除去する。
【００１２】
図２（ａ）を参照すると、ゲート２１及び基板１１の表面にシリコン酸化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）を単層或いは二重層に蒸着して第１絶縁膜２３を形成する。そして、第１絶縁膜２３上に不純物がドーピングされていない多結晶シリコンと不純物が高濃度でドーピングされた多結晶シリコンを連続して蒸着して半導体層２５とオーム接触層２７を形成する。その後、オーム接触層２７及び半導体２５を第１絶縁膜２３が露出されるようにフォトリソグラフィ方法でパターニングする。
【００１３】
図２（ｂ）を参照すると、絶縁膜２３及びオーム接触層２７上にアルミニウムなどの導電性金属を積層した後、この導電性金属をフォトリソグラフィ方法でパターニングしてソース及びドレイン電極２９、３１を形成する。そして、ソース及びドレイン電極２９，３１をマスクとしてこのソース及びドレイン２９、３１の間の、オーム接触層２７の露出された部分をエッチングして除去する。
【００１４】
図２（ｃ）を参照すると、前述した構造の全表面にシリコン酸化物或いはシリコン窒化物を蒸着して第２絶縁膜３３を形成する。その次、第２絶縁膜３３をドレイン電極３１の所定部分が露出されるように除去してコンタクトホール３５を形成する。その次、第２絶縁膜３３上に、コンタクトホール３５を通じてドレイン電極３１と電気的に連結されるように、透明導電物質を蒸着した後、フォトリソグラフィ方法でパターニングして画素電極３７を形成する。
【００１５】
前述したように、従来の薄膜トランジスタの製造方法は、二層金属構造を有するゲートにおいて、第１金属層と第２金属層をそれぞれ他のマスクを用いるフォトリソグラフィ工程によって形成してゲートと基板が二重の段差を成すようにした。
【００１６】
しかし、従来技術による薄膜トランジスタは第１金属層の幅が第２金属層の幅より４μｍ以上大きければ、第２金属層が形成されていない第１金属層の両側でヒロックが発生するという間題点があった。第１金属層の幅が第２金属層の幅より４μｍ以上大きいと、下側の金属層（例えばアルミニウム層）と上側の金属層（例えばモリブデン層）との間の相互作用がそれほど強くなく、ヒロックの発生を防止できないからである。言い換えれば、下側の金属層上の上側の層の効果が弱いので、下側の層でヒロックは発生するのである。
【００１７】
また、ゲートを形成するために２回の蒸着と２回のフォトリソグラフィ工程が要るので、工程が複雑になるだけでなく、第１金属層と第２金属層との間の接触抵抗が増加するという間題点があった。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
したがって、本発明の目的は、第２金属層が形成されていない、第１金属層上の両側部分でヒロックが発生することを防止し得る薄膜トランジスタを提供することにある。
【００１９】
本発明の他の目的は、ゲートを簡単に形成し得る薄膜トランジスタの製造方法を提供することにある。
【００２０】
また、本発明の他の目的は、ゲートを成す第１金属層と第２金属層の間の接触抵抗を減らし得る薄膜トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明による薄膜トランジスタのゲート電極は、第１金属層と第２金属層の積層により形成されるとともに、ゲート電極上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（hillock）の生成を防止するように、前記第1金属層の幅（Ｗ１）が前記第２金属層の幅（Ｗ２）より大きい。
【００２２】
上記他の目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、基板上に第１金属層と第２金属層を連続して蒸着する工程と、前記第２金属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成する工程と、前記感光膜をマスクとして前記第２金属層を、前記第２金属層上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（hillock）の生成を防止するように、等方性エッチング方法で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパターニングする工程と、前記感光膜をマスクとして前記第１金属層を異方性エッチング方法で前記幅（Ｗ１）を持つようにパターニングすることにより、前記第２金属層と積層された構造のゲートを形成する工程と、前記感光膜を除去する工程とを備える。
【００２３】
上記他の目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、基板上に第１金属層と第２金属層を連続して蒸着する工程と、前記第２金属層の所定部分上に所定幅（Ｗ１）を持つ感光膜を形成する工程と、前記感光膜をマスクとして前記第１及び第２金属層を前記所定幅（Ｗ１）を持つように異方性エッチングする工程と、前記感光膜をマスクとして前記第２金属層を、前記第２金属層上の絶縁層のステップカバレージの低下を防止し、かつ、前記第１金属層のヒロック（hillock）の生成を防止するように、等方性エッチング方法で前記感光膜の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパターニングして前記第１金属層と二重層をなすゲート電極を形成する工程と、前記感光膜を除去する工程とを備える。
【００２４】
好ましくは、前記第1金属層の幅（Ｗ１）と前記第２金属層の幅（Ｗ２）との関係が、１μｍ＜Ｗ１−Ｗ２＜４μｍである。
【発明の効果】
【００２５】
従って、本発明は、ゲートを形成するための第１及び第２金属層を連続する一回の工程で蒸着し、一回のフォトリソグラフィ工程でパターニングすることにより、第１及び第２金属層の間の接触抵抗が減少するとともに、工程が簡単化される利点がある。且つ、第１金属層の両側の、第２金属層と重畳しない部分の幅がそれぞれ２μｍより小さいので、第１金属層のヒロックの生成を防止することのできる利点がある。
【図面の簡単な説明】
【００２６】
【図１】図１（ａ）乃至図１（ｃ）は従来の技術による薄膜トランジスタの製造工程図。
【図２】図２（ａ）乃至図２（ｃ）は従来の技術による薄膜トランジスタの製造工程図（続き）。
【図３】本発明の実施の形態による薄膜トランジスタの平面図。
【図４】図３のＸ−Ｘ線に沿って切った断面図。
【図５】図５（ａ）乃至図５（ｃ）は本発明による薄膜トランジスタの製造工程図。
【図６】図６（ａ）乃至図６（ｃ）は本発明による薄膜トランジスタの製造工程図（続き）。
【発明を実施するための形態】
【００２７】
以下、添付図面を参照して本発明を説明する。
【００２８】
図３は本発明による薄膜トランジスタの平面図であり、図４は図３のＸ−Ｘ線に沿って切った断面図である。
【００２９】
本発明による薄膜トランジスタは、基板４１上に第１及び第２金属層４３，４５の二重層からなったゲート４９と、第１及び第２絶縁膜５１，６１と、半導体層５３と、オーム接触層５５と、ソース及びドレイン電極５７，５９と、画素電極６５とからなる。
【００３０】
前記で、ゲート４９は基板４１上に第１金属層４３と第２金属層４５の二重層からなって形成される。前記で、第１金属層４３はアルミニウム（Ａｌ）、銅（Ｃｕ）、或いは金（Ａｕ）のいずれかの導電性金属が蒸着されて形成され、所定幅（Ｗ１）を持つ。第２金属層４５は第１金属層４３上にモリブデン（Ｍｏ）、タンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかの高融点金属が蒸着されて形成され、所定幅（Ｗ２）を持つ。前記で、第１金属層４３の幅（Ｗ１）は第２金属層４５の幅（Ｗ２）に比してｌμｍより大きく４μｍより小さく、即ち１μｍ＜Ｗ１−Ｗ２＜４μｍとなるように形成される。そして、第２金属層４５は第１金属層４３の真ん中に位置するように形成されて、この第１金属層４３の、第２金属層４５が形成されていない両側部分の幅が等しくなる。第１金属層４３の、第２金属層４５が形成されていない両側部分の幅のそれぞれが０．５μｍより大きく２μｍより小さくなる。
【００３１】
ゲート４９を含む基板４１上にシリコン酸化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）が単層或いは二重層に蒸着されて第１絶縁膜５１を形成する。
【００３２】
そして、第１絶縁膜５１上の、ゲート４９に対応する部分に不純物がドーピングされていない非晶質シリコンと不純物が高濃度でドーピングされた非晶質シリコンが連続して蒸着され、パターニングされて半導体層５３とオーム接触層５５が形成される。前記で、半導体層５３は素子の活性領域として用いられて、ゲート４９に印加される電圧によってチャネルが形成される。また、オーム接触層５５は半導体層５３とソース及びドレイン電極５９との間をオーム接触させるもので、半導体層５３のチャネルが形成される部分には形成されない。
【００３３】
ソース及びドレイン電極５７，５９はオーム接触層５５に接触され、第１絶縁膜５１上の所定部分に延長されるように形成される。
【００３４】
第２絶縁膜６１はシリコン酸化物（ＳｉＯ2）などの絶縁物質が半導体層５３とソース及びドレイン電極５７，５９と第１絶縁膜５１とを覆うように蒸着されて形成される。そして、ドレイン電極５９上の第２絶縁膜６１が除去されてコンタクトホール６３が形成され、このコンタクトホール６３を通じてドレイン電極５９と接触されるようにＩＴＯ（Indium Tin Oxide）或いは酒石酸化膜（ＳｎＯ2）のいずれかの透明な導電物質からなった画素電極６５が形成される。
【００３５】
前述した薄膜トランジスタは、ゲート４９をなす第１及び第２金属層４３，４５において、第１金属層４３の、第２金属層４５が形成されていない両側部分幅のそれぞれが０．５μｍより大きく２μｍより小さく形成される。故に、第１金属層４３の、第２金属層４５が形成されていない両側部分幅のそれぞれが０．５μｍより多ければ、ゲート４９が二重の段差を持つことにより、第１絶縁膜５１のステップカバレージの低下を防止することができ、また、２μｍより小さければ、第１金属層４３のヒロックの生成を防止することができる。
【００３６】
金属層の側部分幅（side width）が０．５μｍより小さいと、ゲート絶縁層には、下側金属層及び上側金属層を含む二重層化金属ゲートの深さ（depth）に等しいステップ差（step difference）が生じる。そのため、ゲート絶縁層のステップカバレッジは好ましいものではなくなる。金属層の側部分幅が０．５μｍより大きいと、ゲート絶縁層には、ゲートの下側金属層の深さ、あるいは上側金属層の深さのいずれかに等しいステップ差が生じる。そのため、ゲート絶縁層のステップカバレッジを改善することができるのである。
【００３７】
図５（ａ）乃至図６（ｃ）は本発明による薄膜トランジスタの製造工程図である。
【００３８】
図５（ａ）を参照すると、基板４１上にアルミニウム（Ａｌ）、銅（Ｃｕ）、或いは金（Ａｕ）を蒸着して第１金属層４３を形成し、続いて、第１金属層４３上にモリブデン（Ｍｏ）、タンタル（Ｔａ）、或いはコバルト（Ｃｏ）のいずれかを蒸着して第２金属層４５を蒸着する。前記で、第１及び第２金属層４３，４５をスパッタリング或いは化学気相蒸着（Chemical Vapor Deposition：以下、「ＣＶＤ」という）方法で真空状態を破壊（ｂｒｅａｋ）せずに連続して蒸着して、それぞれ厚さ５００〜４０００Å程度と厚さ５００〜４０００Å程度に形成する。故に、第１及び第２金属層４３，４５の間の接触抵抗を減少させることができる。
【００３９】
そして、第２金属層４５上に感光膜４７を塗布した後、この感光膜４７を、第２金属層４５の所定部分上に幅（Ｗ１）を持つように露光及び現像する。
【００４０】
図５（ｂ）を参照すると、感光膜４７をマスクとして燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合したエッチング溶液で第２金属層４５をウェットエッチングしてパターニングする。この時、第２金属層４５は等方性エッチングされるので、露出された部分のみならず感光膜４７によって覆われた部分もエッチングされて、感光膜４７の幅（Ｗ１）より小さい幅（Ｗ２）を持つようにパターニングされて１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を維持することができる。前記で、第２金属層４５は感光膜４７によって覆われた部分の両側幅が同一にエッチングされるので、その一側幅が０．５μｍより大きく、２μｍより小さくなる。また、第２金属層４５のエッチングされた側面は直角或いは傾くようになる。
【００４１】
下側金属層の深さが薄くなるほど、ヒロックの発生率は少なくなる。したがって、幅の差Ｗ１−Ｗ２は、下側金属層の深さを薄くすることにより、大きくすることができる。
【００４２】
アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）層は、エッチャントを用いて同時にエッチングされる。このエッチャントは、燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）、硝酸（ＨＮＯ3）及び水（Ｈ2Ｏ：蒸留水）が混合比７２，１５，８及び６、あるいは、１６，２，２及び１、あるいは、８５，５，５及び５で混合されたものである。
【００４３】
図５（ｃ）を参照すると、感光膜４７をマスクとして第１金属層４３を反応性イオンエッチング（Reactive Ion Etching：以下、「ＲＩＥ」という）などの異方性エッチング特性を持つドライ方法でエッチングしてパターニングする。このとき、第１金属層４３は感光膜４７が覆われた部分以外の部分がエッチングされるので、感光膜４７と同一な幅（Ｗ１）を持つ。故に、第１金属層４３と第２金属層４５は１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を維持する。
【００４４】
前記で、残留する第１及び第２金属層４３，４５は二層金属構造を持つゲート４９となる。故に、ゲート４９は、第２金属層４５が第１金属層４３上の真ん中の部分に形成されるが、第１金属層４３の両側が０．５μｍより大きく２μｍより小さい幅に露出されるように形成される。そして、第２金属層４５上に残留する感光膜４７を除去する。
【００４５】
図６（ａ）を参照すると、ゲート４９及び基板４１の表面にＣＶＤ方法でシリコン酸化物（ＳｉＯ2）或いはシリコン窒化物（Ｓｉ3Ｎ4）を断層或いは二重層に蒸着して第１絶縁膜５１を形成する。この時、第１金属層４３の、第２金属層４５によって露出された両側の幅がそれぞれ０．５μｍより大きいので、二重段差のゲート４９によって第１絶縁膜５１のステップカバレッジの低下を防止し、また２μｍより小さいので、第１金属層４３のヒロックの生成を防止する。
【００４６】
そして、第１絶縁膜５１上に不純物がドーピングされていない非晶質シリコンと不純物が高濃度でドーピングされた非晶質シリコンをＣＶＤ方法で連続して蒸着して半導体層５３と、オーム接触層５５を形成する。その次、オーム接触層５５及び半導体層５３を第１絶縁膜５１が露出されるようにフォトリソグラフィ方法でパターニングする。
【００４７】
図６（ｂ）を参照すると、絶縁膜５１及びオーム接触層５５上にアルミニウム（Ａ１）或いはクロム（Ｃｒ）のいずれかの導電性金属を積層した後、フォトリソグラフィ方法でパターニングしてソース及びドレイン電極５７、５９を形成する。そして、ソース及びドレイン電極５７，５９をマスクとしてこのソース及びドレイン電極５７，５９の間の、オーム接触層５５の露出された部分をエッチングして除去する。
【００４８】
図６（ｃ）を参照すると、前述した構造の全表面にシリコン酸化物或いはシリコン窒化物をＣＶＤ方法で蒸着して第２絶縁膜６１を形成する。その次、第２絶縁膜６１をドレイン電極５９の所定部分が露出されるようにフォトリソグラフィ方法で除去してコンタクトホール６３を形成する。その次、第２絶縁膜６１上に、コンタクトホール６３を通じてドレイン電極６５と電気的に連結されるように、スパッタリング方法でＩＴＯ（Indium Tin Oxide）或いは酒石酸化膜（ＳｎＯ2）のいずれかの透明な導電物質を蒸着した後、フォトリソグラフィ方法でパターニングして画素電極６５を形成する。
【００４９】
本発明の他の実施例によると、第１及び第２金属層４３，４５を、感光膜４７をマスクとして前もってＲＩＥなどの異方性エッチング特性を持つウェット方法でエッチングした後、感光膜４７の下部の第２金属層４５を燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合したエッチング溶液でエッチングしてゲート４９を形成することもできる。
【００５０】
本発明のまた他の実施例によると、第１及び第２金属層４３、４５のエッチングにおいて、燐酸（Ｈ3ＰＯ4）、酢酸（ＣＨ3ＣＯＯＨ）及び硝酸（ＨＮＯ3）を混合したエッチング溶液で第２金属層４５が第１金属層４３より速くエッチングされるようにして一回のエッチング工程でゲート４９を形成することもできる。
【００５１】
以上説明したように、本発明による薄膜トランジスタは、基板上に第１及び第２金属層を連続して蒸着し、第２金属層上の所定部分を覆う感光膜を形成する。そして、この感光膜をマスクとして第２金属層をウエットエッチングした後、第１金属層をドライエッチングしてゲートを形成する。
【符号の説明】
【００５２】
４１ 基板
４３ 第１金属層
４５ 第２金属層
４７ 感光膜
４９ ゲート
５１ 第１絶縁膜
５３ 半導体層
５５ オーム接触層
５７，５９ ソース及びドレイン電極
６１ 第２絶縁膜
６３ コンタクトホール
６５ 画素電極
Ｗ１ 第１金属層の幅
Ｗ２ 第２金属層の幅
【特許請求の範囲】
【請求項１】
アルミニウムを含み、５００〜４０００Åの厚さの第１金属層を基板上に蒸着する工程と、
前記第１金属層上に感光膜を形成せずに、前記第１金属層上に第２金属層を蒸着する工程と、
前記第２金属層上に所定幅を持つ単一の感光膜を形成する工程と、
前記感光膜をマスクとして使用した単一のエッチング方法で同時に前記第１及び第２金属層をパターニングする工程であって、前記第１金属層は、１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を有するように、前記第２金属層の幅（Ｗ２）より大きい幅（Ｗ１）を有するようにエッチングされる工程と、
前記感光膜を除去する工程と、
ゲート電極を含む前記基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上の、前記ゲート電極と対応する部分に半導体層とオーム接触層を形成する工程と、
前記オーム接触層上の両側に前記第１絶縁膜上に延長されるようにソース及びドレイン電極を形成し、前記ソース及びドレイン電極の間の露出された前記オーム接触層の一部を除去する工程と、
前記半導体層、前記ソース及びドレイン電極と前記第１絶縁膜を覆う第２絶縁膜を形成する工程とを備える薄膜トランジスタの製造方法。
【請求項１】
アルミニウムを含み、５００〜４０００Åの厚さの第１金属層を基板上に蒸着する工程と、
前記第１金属層上に感光膜を形成せずに、前記第１金属層上に第２金属層を蒸着する工程と、
前記第２金属層上に所定幅を持つ単一の感光膜を形成する工程と、
前記感光膜をマスクとして使用した単一のエッチング方法で同時に前記第１及び第２金属層をパターニングする工程であって、前記第１金属層は、１μｍ＜Ｗ１−Ｗ２＜４μｍの関係を有するように、前記第２金属層の幅（Ｗ２）より大きい幅（Ｗ１）を有するようにエッチングされる工程と、
前記感光膜を除去する工程と、
ゲート電極を含む前記基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上の、前記ゲート電極と対応する部分に半導体層とオーム接触層を形成する工程と、
前記オーム接触層上の両側に前記第１絶縁膜上に延長されるようにソース及びドレイン電極を形成し、前記ソース及びドレイン電極の間の露出された前記オーム接触層の一部を除去する工程と、
前記半導体層、前記ソース及びドレイン電極と前記第１絶縁膜を覆う第２絶縁膜を形成する工程とを備える薄膜トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１４７４９４（Ｐ２０１０−１４７４９４Ａ）
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願番号】特願２０１０−２４４９０（Ｐ２０１０−２４４９０）
【出願日】平成２２年２月５日（２０１０．２．５）
【分割の表示】特願平１０−３７６７０の分割
【原出願日】平成１０年２月１９日（１９９８．２．１９）
【出願人】（５０１４２６０４６）エルジー ディスプレイ カンパニー リミテッド (732)
【Ｆターム（参考）】
【公開日】平成２２年７月１日（２０１０．７．１）
【国際特許分類】
【出願日】平成２２年２月５日（２０１０．２．５）
【分割の表示】特願平１０−３７６７０の分割
【原出願日】平成１０年２月１９日（１９９８．２．１９）
【出願人】（５０１４２６０４６）エルジー ディスプレイ カンパニー リミテッド (732)
【Ｆターム（参考）】
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