【課題】半導体装置のゲート加工用のマスク層に関する新たな提案を行う。
【解決手段】基板上方に第１乃至第３のマスク層を堆積し、第３のマスク層を加工し、第２のマスク層を加工し、Ｌ／Ｓ部内及びＬ／Ｓ部外の第２のマスク層をスリミングし、Ｌ／Ｓ部内及びＬ／Ｓ部外の第３のマスク層を剥離し、Ｌ／Ｓ部内及びＬ／Ｓ部外の第２のマスク層の側壁にスペーサを形成し、Ｌ／Ｓ部外の第２のマスク層がレジストで覆われた状態でＬ／Ｓ部内の第２のマスク層をエッチングすることで、Ｌ／Ｓ部外の第２のマスク層を残存させつつＬ／Ｓ部内の第２のマスク層を除去し、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサとＬ／Ｓ部外の第２のマスク層とをマスクとして、第１のマスク層をエッチングにより加工し、当該エッチングにより、Ｌ／Ｓ部内及びＬ／Ｓ部外のスペーサとＬ／Ｓ部外の第２のマスク層とが薄膜化されることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 III-Ｖ族窒化物半導体からなりバイアホール構造を有する半導体装置において、基板と半導体層との間に生じる漏れ電流を防止すると共にバイアホールの形成を容易にして高周波特性、高出力特性及び大電力特性を得られるようにする。
【解決手段】 半導体装置は、導電性基板１１の上に形成された高抵抗のＡｌ_ｘＧａ_１−ｘＮからなるバッファ層１２と、該バッファ層１２の上に形成され、チャネル層を有するアンドープのＧａＮ及びＮ型のＡｌ_ｙＧａ_１−ｙＮからなる素子形成層１４と、素子形成層１４の上に選択的に形成されたソース電極１６、ドレイン電極１７及びゲート電極１５とを備えている。ソース電極１６は、バッファ層１２及び素子形成層１４に設けられた貫通孔１２ａに充填されることにより導電性基板１１と電気的に接続されている。 （もっと読む）

【課題】
ＣＭＯＳ装置の製造工程におけるコンタクト不良発生を抑制する。
【解決手段】
半導体装置の製造方法は、（ａ）Ｓｉ基板に、ｎ型の第１の活性領域、ｐ型の第２の活性領域を形成する工程と、（ｂ）活性領域に、第１、第２のゲート電極構造、第１、第２のソース・ドレイン領域をそれぞれ形成する工程と、（ｃ）第１のソース／ドレイン領域に、凹部を形成する工程と、（ｄ）凹部にＳｉ−Ｇｅを含むｐ型の圧縮応力を有する半導体エピタキシャル層を形成する工程と、（ｅ）半導体基板上に引張応力を有する窒化シリコンのエッチストッパ膜、層間絶縁膜を形成する工程と、（ｆ）層間絶縁膜、エッチストッパ膜を貫通して、コンタクト孔をエッチングする工程と、（ｇ）半導体基板上方に酸素を含むプラズマを発生する工程と、（ｈ）コンタクト孔に導電性プラグを埋め込む工程と、を有する。 （もっと読む）

【課題】ＭＯＳトランジスタに十分な応力（ストレス）が加える半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００上に備えられたゲート電極１１４およびゲート電極１１４の側壁面に備えられたスペーサ１１６を含むゲート構造物１１０と、ゲート構造物１１０の両側の半導体基板１００内に形成されたソース／ドレーン領域１０２と、ゲート構造物１１０上エッチング停止膜１３０と、を含み、エッチング停止膜１３０は、スペーサ１１６上の第１領域１３０＿１およびゲート電極の上面上の第２領域１３０＿２を含み、第１領域１３０＿１の厚さは、第２領域１３０＿２の厚さの８５％以下である。 （もっと読む）

【課題】ＳＡＣプロセスによるコンタクト形成において、ゲート電極とコンタクトとのショートを生じにくくし、歩留まりの向上を図ること。
【解決手段】シリコン基板１に直交する面内において、ゲート電極３，４，５のうちゲートマスク６，７に近い第２電極部（窒化タングステン）４及び第３電極部（タングステン）５をゲートマスク６，７よりも幅小となるようにし、ゲート電極３，４，５とセルコンタクトプラグ１５との間のショートマージンを増加させた。 （もっと読む）

半導体装置は、半導体基板上に形成された絶縁膜と、絶縁膜中に形成され、銅又は銅合金からなる埋め込み配線とを備え、絶縁膜と埋め込み配線との間に、白金族元素、又は白金族元素の合金からなるバリアメタル層を有しており、バリアメタル層は、相対的にバリア性が高くなる非晶質度を有する非晶質構造を一部に含んでいる。
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【課題】圧縮応力を有する絶縁膜と引っ張り応力を有する絶縁膜とが互いに応力を相殺することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタと、第１の応力絶縁膜２０Ａと、第１の絶縁膜２１Ａと、第２の絶縁膜２１Ｂとを備えている。第１のトランジスタは、半導体基板１０の第１の活性領域１１Ａに形成され、第１のゲート電極１４Ａを有する。第１の応力絶縁膜２０Ａは、第１のゲート電極１４Ａを覆うように形成され、第１のトランジスタのチャネル領域に応力を加える。第１の絶縁膜２１Ａは、第１の応力絶縁膜２０Ａの上に接して形成され、上面が平坦化されている。第２の絶縁膜２１Ｂは、第１の絶縁膜２１Ａの上に接して形成されている。 （もっと読む）

【課題】ゲート電極の配置間隔を小さくしても所望のゲート電極のパターンを安定して形成することができ、特性・信頼性の劣化を防ぐことができる半導体装置の製造方法を得る。
【解決手段】半導体基板１１上に複数の凹部１４を形成する。複数の凹部１４の内壁を覆うように半導体基板１１上に絶縁膜１５を形成する。絶縁膜１５上にレジスト１６を形成し、露光及び現像によりレジスト１６に、複数の凹部１４上において、対応する凹部１４よりも幅が狭い複数の開口１３をそれぞれ形成する。レジスト１６をマスクとして絶縁膜１５を異方性エッチングして凹部１４の底面の一部を露出させる。露出した凹部１４の底面及び絶縁膜１５上にＷＳｉＮ膜２１及びＡｕ膜２２（導体膜）を形成する。複数の凹部１４以外の領域においてＷＳｉＮ膜２１及びＡｕ膜２２を除去して、それぞれの凹部１４内に残されたＷＳｉＮ膜２１及びＡｕ膜２２によりゲート電極２３を形成する。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】酸化物半導体を用いたボトムゲート型薄膜トランジスタにおいて、ソース電極、ドレイン電極と酸化物半導体層のオーミックコンタクトが良好な薄膜トランジスタを製造する方法を提供する。
【解決手段】基板１上に、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４、第１の絶縁膜５、ソース電極７、ドレイン電極８、第２の絶縁膜９を少なくとも有する薄膜トランジスタの製造方法において、酸化物半導体層４の上に第１の絶縁膜５を酸化性ガスが含まれない雰囲気で形成することで、酸化物半導体層４が低抵抗化されたコンタクト領域６とする工程と、酸化物半導体層４のチャネル領域を含む面の上に第２の絶縁膜９を酸化性ガスが含まれる雰囲気で形成することで、チャネル領域を高抵抗化する工程とを実施する。 （もっと読む）

【課題】ゲート電極の近傍での耐圧が高められた化合物半導体装置とその製造方法を提供すること。
【解決手段】SiC基板２０と、SiC基板２０の上に形成された電子走行層２１と、電子走行層２１の上に形成された電子供給層２３と、電子供給層２３の上に互いに間隔をおいて形成されたソース電極２７ａ及びドレイン電極２７ｂと、ソース電極２７ａとドレイン電極２７ｂの間の電子供給層２３上に形成され、SiC基板２０に向かって狭径となる開口２９ｂを備えた保護絶縁膜３０と、開口２９ｂ内の電子供給層２３上に形成されたゲート電極３２とを有する化合物半導体装置による。 （もっと読む）

【課題】トリミングを用いず、プロセスの大幅な変更や工程数を大きく増加させずに、高精度に微細化してゲート電極または配線を形成できる半導体装置の製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０のチャネル形成領域上にゲート絶縁膜１２を形成し、その上層に第１導電層２０を形成し、第１導電層にゲート電極のパターンに対応し第１の幅２０ｗを有する第１凹部２０ｔを形成し、その内壁を被覆して、第１の幅より狭い第２の幅３１ｗの第２凹部３１ｔを有する第２導電層３１を形成し、第２凹部を埋め込んでマスク層３２を形成し、第１凹部の外部における第２導電層及びマスク層を除去し、第１凹部に残されたマスク層をマスクとして第２導電層及び第１導電層をパターン加工してゲート電極Ｇを形成し、ゲート電極Ｇの両側部における半導体基板中にソース・ドレイン領域１３を形成する。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】低屈折率の窒化シリコン膜を用いた場合であっても、電流コラプスを効果的に低減すること。
【解決手段】本発明は、ＧａＮ系半導体層１６の上に屈折率が２．１以上２．２未満の窒化シリコン膜１８を形成する工程と、窒化シリコン膜１８の開口にオーミック電極２０、２２を形成する工程と、オーミック電極２０、２２を熱処理する工程と、を有する半導体装置の製造方法である。本発明によれば、屈折率が２．１以上の窒化シリコン膜１８を形成した状態で、オーミック電極の熱処理を行うことにより、電流コラプスを抑制することができる。 （もっと読む）

【課題】絶縁膜の開口に形成する電極の被覆性を向上させること。
【解決手段】本発明は、化合物半導体層１６の上に第１絶縁膜２０を形成する工程と、第１絶縁膜２０を熱処理する工程と、第１絶縁膜２０上に第２絶縁膜２２を形成する工程と、第２絶縁膜２２及び第１絶縁膜２０を同一マスク４０を用い選択的にエッチングし化合物半導体層１６が露出する開口部４４、４６を形成する工程と、開口部４４、４６の内壁に接する電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】 ｎ型ＦＥＴ及びｐ型ＦＥＴのドレイン電流の増加（電流駆動能力の向上）を図る。
【解決手段】 半導体基板に形成されたｎ型及びｐ型ＦＥＴを有する半導体装置の製造であって、前記ｐ型ＦＥＴのゲート電極と前記半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｎ型ＦＥＴのチャネル形成領域に引っ張り応力を発生させる第１の絶縁膜を形成する（ａ）工程と、エッチング処理を施して、前記ｐ型ＦＥＴ上の前記第１の絶縁膜を選択的に除去する（ｂ）工程と、前記ｎ型及びｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、前記ｐ型ＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する（ｃ）工程と、前記ｎ型ＦＥＴ上の前記第２の絶縁膜を選択的に除去する（ｄ）工程とを有する。 （もっと読む）

【課題】シロキサン化合物を含有する保護層を設けることで、トランジスタ性能が安定している有機薄膜トランジスタを提供し、且つ、前記保護層の形成時に、有機半導体層にダメージを与えない有機薄膜トランジスタの製造方法を提供する。
【解決手段】支持体、ゲート電極、ゲート絶縁層、有機半導体層、ソース電極、ドレイン電極および少なくとも１つの別種の電極を有する有機薄膜トランジスタにおいて、
構成層として保護層を有し、該保護層がシロキサン化合物を含有することを特徴とする有機薄膜トランジスタ。 （もっと読む）

【課題】トランジスタ、集積回路、および、集積回路形成方法を提供する。
【解決手段】半導体基板１内に形成されたゲート溝２７内にゲート誘電体２４を介してゲート電極２３が配置された構成を有する。該ゲート電極２３は、導電性炭素材を有している。 （もっと読む）

【課題】 有機物を利用して薄膜トランジスタを製造しようとする場合、有機半導体薄膜のキャリア移動度が小さく、実用的な動作速度を有する有機薄膜トランジスタは得られなかった。この課題を解決するために縦型有機薄膜トランジスタが検討され、高速動作が期待されているが、十分な電流オンオフ比が得られないという課題がある。
【解決手段】 本発明の有機薄膜トランジスタは、基板上に第１の電極（ソース又はドレイン）、第１の有機半導体層、第３の電極（ゲート）、第２の有機半導体層、第２の電極（ドレイン又はソース）の順に積層した構造を有する。第３の電極の膜厚を８０ｎｍ以上の厚膜とする。第３の電極の膜厚を厚くすることで、大きなオンオフ比を有する有機薄膜トランジスタが得られる。 （もっと読む）

半導体素子（１０）を半導体層（１６）に形成する。ゲート誘電体（２０）を前記半導体層（１６）の上側表面に形成する。ゲート積層構造（１８）を前記ゲート誘電体（２０）の上に形成する。側壁スペーサ（２４）を前記ゲート積層構造（１８）の周りに形成する。前記側壁スペーサ（２４）をマスクとして使用して、イオン注入を行なってディープソース／ドレイン領域（２８，３０）を前記半導体層に形成する。シリコンカーボン領域（３２，３６，３４）を前記ディープソース／ドレイン領域（２８，３０）の上に、そして前記ゲート積層構造の上側表面に形成する。前記シリコンカーボン領域（３２，３６，３４）をニッケルでシリサイド化する。
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