【課題】隣接するマスクパターンが揃った状態に形成できるマスクパターンを提供する。
【解決手段】下地層のシリコン酸化膜７上にマスク用の多結晶シリコン膜８を形成する。その上にシリコン酸化膜９を成膜し、リソグラフィ処理でラインパターン９ａに加工し、シリコン窒化膜を膜厚ｄで形成しスペーサ加工する。スペース領域にシリコン酸化膜１２ａを埋め込み、シリコン窒化膜を除去して間隔ｄの空隙部を形成する。ラインパターン９ａ、１２ａを利用してＲＩＥ加工して多結晶シリコン膜８をエッチングし、さらにＣＤＥ加工で横方向にｗだけエッチングする。ラインパターン９ａ、１２ａを除去すると幅寸法Ａのラインパターン８ａを間隔Ｂを存したパターンを得ることができる。 （もっと読む）

【課題】発光素子の製造プロセスにおいて、あるいは又、発光素子の動作時、安定した挙動を示す第２電極を有する発光素子を提供する。
【解決手段】発光素子は、ｎ型の導電型を有する第１化合物半導体層１１、第１化合物半導体層１１上に形成され化合物半導体から成る活性層１２、活性層１２の上に形成された、ｐ型の導電型を有する第２化合物半導体層１３、第１化合物半導体層１１に電気的に接続された第１電極１５、及び、第２化合物半導体層１３上に形成された第２電極１４を備えており、第２電極１４は、チタン酸化物から成り、４×１０²¹／ｃｍ³以上の電子濃度を有し、活性層で発光した光を反射する。 （もっと読む）

【課題】コストの低減と回路の小型化を図ることができるＧａＮ系電界効果トランジスタを提供する。
【解決手段】デプレッション型ＧａＮ系電界効果トランジスタ１０は、ゲート電極２５と直列に接続されたコンデンサ４０を備える。このコンデンサ４０は、ゲート電極２５の上に形成された絶縁膜２９とこの絶縁膜２９上に形成された第２のゲート電極４１とで構成される。また、ショットキー電極であるゲート電極２５とオーミック電極であるソース電極２６とでダイオード（ショットキーダイオード）Ｄ１が構成される。コンデンサ４０とダイオードＤ１を有する電界効果トランジスタ１０を駆動する回路には、外付けのコンデンサが不要になるので、コストの低減と駆動回路の小型化が可能になる。 （もっと読む）

【課題】半導体装置に適用される比較的膜厚の厚い絶縁膜中の水素濃度を大幅に低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜の膜厚は、それぞれ３ｎｍ以下に設定される。ｎ層のシリコン窒化膜は、それぞれ膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である。 （もっと読む）

【課題】特性劣化を引き起こすゲート電極表面の凹凸が抑えられた、可視光に対して透明な薄膜トランジスタおよびその製造方法を提供する。
【解決手段】基板と、ゲート電極と、ゲート絶縁層と、半導体層と、ソース電極と、ドレイン電極と、から少なくとも構成されるボトムゲート型の薄膜トランジスタであって、該トランジスタを構成するすべての部材は、可視光に対して透明であり、該ゲート電極と該ゲート絶縁層との界面において、該界面の垂直方向の凹部と凸部の差は３０ｎｍ以下であることを特徴とする薄膜トランジスタ。 （もっと読む）

【課題】デュアルストレスライナを介して開口部を形成する際に、オーバーエッチングよるダメージの影響を少なくして製造歩留まりを向上させる。
【解決手段】基板１００にＮＦＥＴ１０１、ＰＦＥＴ１０３、及び配線１０２を形成し、全面に伸張応力誘起層１０５を形成し、ＮＦＥＴ１０１上に伸張応力誘起層１０５が残るようにエッチングし、全面に圧縮応力誘起層３０１を形成し、ＰＦＥＴ１０３上及び配線上１０２の圧縮応力誘起層３０１の厚さを部分的に減少させ、全面に絶縁膜５０２を形成し、絶縁膜５０２、伸張応力誘起層１０５、及び圧縮応力誘起層３０１をエッチングして、ＮＦＥＴ１０１、ＰＦＥＴ１０３、及び配線１０２に通じる開口部５０１を形成する。 （もっと読む）

【課題】半導体装置のサイズの増大を防止でき、コンタクト部を安定して形成できる。
【解決手段】Ｎ型電界効果トランジスタ１２およびＰ型電界効果トランジスタ１３が共有するゲート部１１と、ゲート部１１上に形成された、応力が異なる少なくとも２つの応力発生膜１２ａ，１３ａと、応力発生膜１２ａ，１３ａが重なる境界部１６に形成された、ゲート部１１の長手方向に沿った形状のコンタクト部１４と、を有する半導体装置１０により、半導体装置のサイズの増大が防止され、コンタクト部が安定して形成される。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの小型化、及びそれに伴って増加する寄生抵抗、寄生容量を低減すること。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成されるドレイン又はソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成されるソース又はドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第１及び第２のＭＯＳトランジスタとを備える半導体装置において、第１のＭＯＳトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成されるドレイン又はソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されている。 （もっと読む）

【課題】縦型ＭＯＳトランジスタの小型化、それに伴い増加する寄生抵抗、寄生容量の低減。
【解決手段】基板と、基板上の絶縁膜と、基板上の絶縁膜上に形成された平面状半導体層と、平面状半導体層に形成される第１のドレイン／ソース領域、平面状半導体層上に形成される柱状半導体層、柱状半導体層上部に形成される第２のソース／ドレイン領域、及び柱状半導体層の側壁を包囲するように絶縁膜を介して形成されるゲート電極を含む第１及び第２のＭＯＳトランジスタとを備える半導体装置において、第１又は第２のＭＯＳトランジスタの第２のソース／ドレイン領域の上面の面積は、第１又は第２のＭＯＳトランジスタの柱状半導体層のそれぞれの上面の面積よりも大きく、第１のＭＯＳトランジスタの第１のドレイン／ソース領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１のドレイン／ソース領域の表面の少なくとも一部とを接続するシリサイド層が形成される。 （もっと読む）

【課題】ｐ型トランジスタのゲート電極へのダメージを抑えつつ形成することのできる半導体装置、およびその製造方法を提供する。
【解決手段】第１のチャネル領域側に導電型不純物が偏析して形成されたエクステンション領域を有する第１のソース・ドレイン領域、および前記第１のソース・ドレイン領域上に前記第１のスペーサに接して形成された第１のシリサイド領域を含むｎ型トランジスタ１０と、第２のチャネル領域側にエクステンション領域を有する第２のソース・ドレイン領域、および前記第２のソース・ドレイン領域上に前記第２のスペーサと離間して形成された第２のシリサイド領域を含むｐ型トランジスタ２０と、前記第１のチャネル領域にチャネル方向の伸張歪みを与える伸張応力膜１８と、第２のチャネル領域にチャネル方向の圧縮歪みを与える圧縮応力膜２８と、を有する。 （もっと読む）

【課題】シェアードコンタクトと不純物拡散領域との接触抵抗を小さくする。
【解決手段】半導体基板３０１上に、ゲート絶縁膜３１２を介して形成された第１のゲート電極３１０と、ゲート絶縁膜３２２を介して形成された第２のゲート電極３２０と、第１および第２のゲート電極３１０および３２０の間の半導体基板３０１表面に形成された不純物拡散領域と、第２のゲート電極３２０と不純物拡散領域との間を接続するシェアードコンタクト２２４とを備える半導体記憶装置において、シェアードコンタクト２２４は、セルフアラインコンタクト手法による開口と、第２のゲート電極３２０と接続を取るための開口とにより形成される。このセルフアラインコンタクト手法を用いることで、シェアードコンタクト２２４と不純物拡散領域との接触面積が最大限確保され、接触抵抗が低減される。 （もっと読む）

【課題】酸化物半導体を半導体層に用いた薄膜トランジスタの伝達特性におけるハンプの発現を抑制する。
【解決手段】基板１上に、第１のゲート電極２が形成され、第１のゲート電極２を覆うように第１のゲート絶縁層３が形成され、ゲート絶縁層３の上に酸化物半導体からなる半導体層４が形成され、半導体層４の上に第２のゲート絶縁層７が形成され、第２のゲート絶縁層７の上に、第１のゲート電極２と同じ厚さか、より厚い第２のゲート電極８が形成され、半導体層４と接続してドレイン電極６及びソース電極５が形成される。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】本発明は、ｎ型窒化物半導体層に対して長期にわたって接触抵抗の低いオーミック性電極を形成した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明による半導体装置は、ｎ型半導体層１０と、ｎ型半導体層１０上に形成される第一の金属層２０と、第一の金属層２０上に形成される第二の金属層３０と、ｎ型半導体層１０の表面、第一および第二の金属層２０、３０の側面、および第二の金属層３０上の所定領域を除く表面を覆うように形成されるＳｉＮ_y４０とを備えることを特徴とする。 （もっと読む）

【課題】本発明は、ウエルタップに要する面積を小さくした半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明による半導体装置は、第１導電型の半導体基板１上にゲート絶縁膜５およびゲート電極６を順に積層してなるゲート構造と、ゲート構造の両側の半導体基板１に埋込み形成され、ソース／ドレインとなる第２導電型の第１埋込領域１０、１１と、第１埋込領域１０、１１と同材質よりなり、第１埋込領域１０、１１に隣接して半導体基板１に埋込み形成され、基板電位領域となる第１導電型の第２埋込領域１５とを備えることを特徴とする。 （もっと読む）

【課題】ＤＳＬを用いたＣＭＯＳトランジスタについて、ストレス膜の除膜時におけるシリサイド層へのダメージの無い製造方法を得る事を目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、ｐＭＯＳトランジスタ領域４１に選択的にシリサイド層３０を形成する工程、前記工程の後ｐＭＯＳトランジスタ領域４１の表面に選択的にストレス膜２３を形成する工程、ｎＭＯＳトランジスタ領域４０に選択的にシリサイド層３１を形成する工程、前記工程の後ｎＭＯＳトランジスタ領域４０の表面に選択的にストレス膜２７を形成する工程を備えて構成される。 （もっと読む）

【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。
【解決手段】半導体装置１００は、ゲートラストプロセスで形成された第１のゲート２１０を含む。第１のゲート２１０は、絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内のゲート電極上に形成された保護絶縁膜１４０を含む。また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。 （もっと読む）

【課題】曲げ等の外力が加わり応力が生じた場合であってもトランジスタ等の損傷を低減する半導体装置を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた第１の島状の補強膜と、第１の島状の補強膜上に、チャネル形成領域と不純物領域とを具備する半導体膜と、チャネル形成領域の上方にゲート絶縁膜を介して設けられた第１の導電膜と、第１の導電膜及びゲート絶縁膜を覆って設けられた第２の島状の補強膜とを有している。 （もっと読む）

【課題】破壊耐量を確保することができるとともに、ボンディング強度を確保しつつ、ボンディングに伴う層間絶縁膜の破壊や電極の破壊を防止することができ、電気的特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置に搭載された半導体素子１は、ゲート電極１１６上を覆い第２の方向に延伸する延伸部１２１、第１の方向に隣り合う延伸部１２１同士を第２の方向に一定間隔において連結する連結部１２２及び延伸部１２１と連結部１２２とにより開口形状が規定されベース領域１１２の主面とエミッタ領域１１３の主面とを露出する開口部１２３を有する層間絶縁膜１２を備える。そして、この層間絶縁膜１２の延伸部１２１下におけるエミッタ領域１１３の第１の方向の第１の幅寸法１２１Ｗに比べて、連結部１２２下の第２方向における第２の幅寸法１２２Ｗが大きく設定されている。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）