マスクパターン形成方法
【課題】隣接するマスクパターンが揃った状態に形成できるマスクパターンを提供する。
【解決手段】下地層のシリコン酸化膜７上にマスク用の多結晶シリコン膜８を形成する。その上にシリコン酸化膜９を成膜し、リソグラフィ処理でラインパターン９ａに加工し、シリコン窒化膜を膜厚ｄで形成しスペーサ加工する。スペース領域にシリコン酸化膜１２ａを埋め込み、シリコン窒化膜を除去して間隔ｄの空隙部を形成する。ラインパターン９ａ、１２ａを利用してＲＩＥ加工して多結晶シリコン膜８をエッチングし、さらにＣＤＥ加工で横方向にｗだけエッチングする。ラインパターン９ａ、１２ａを除去すると幅寸法Ａのラインパターン８ａを間隔Ｂを存したパターンを得ることができる。
【解決手段】下地層のシリコン酸化膜７上にマスク用の多結晶シリコン膜８を形成する。その上にシリコン酸化膜９を成膜し、リソグラフィ処理でラインパターン９ａに加工し、シリコン窒化膜を膜厚ｄで形成しスペーサ加工する。スペース領域にシリコン酸化膜１２ａを埋め込み、シリコン窒化膜を除去して間隔ｄの空隙部を形成する。ラインパターン９ａ、１２ａを利用してＲＩＥ加工して多結晶シリコン膜８をエッチングし、さらにＣＤＥ加工で横方向にｗだけエッチングする。ラインパターン９ａ、１２ａを除去すると幅寸法Ａのラインパターン８ａを間隔Ｂを存したパターンを得ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板などの加工において、フォトリソグラフィで形成できる幅よりも微細なマスクパターンを形成するマスクパターン形成方法に関する。
【背景技術】
【０００２】
半導体加工技術では、フォトリソグラフィ処理で直接パターンニング加工できるパターン幅が限界に近づきつつあるが、通常のフォトリソグラフィ処理工程に加えて膜形成技術を組み合わせることにより、より微細なパターンを形成する方法が考えられている。
【０００３】
例えば特許文献１に示される方法では、シリコン酸化膜を通常のフォトリソグラフィ処理でラインパターンに加工し、そのラインパターンの側壁にスペーサ加工されたシリコン膜を形成し、その後スペース領域をシリコン酸化膜で埋め込み、平坦化処理およびシリコン酸化膜の除去をすることでスペーサ加工した幅寸法が小さいシリコン膜のパターンを残すようにした側壁転写の技術が示されている。
【０００４】
しかしながら、上記した特許文献１に示される側壁転写法では、スペーサを形成してこれをマスクパターンとして用いるので、スペーサ上部の形状が同一形状にそろえられないため、隣接するマスクパターンが不揃いになる不具合がある。
【特許文献１】特開２００６−３２６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接するマスクパターンが揃った状態に形成できるマスクパターンの形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のマスクパターンの形成方法は、加工対象となる下地層の上面にマスク用シリコン膜を形成する工程と、前記マスク用シリコン膜の上面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を、第１の幅（Ｐ）の第１のラインパターンを第１の間隔（Ｑ）のスペースを存して繰り返し配置される第１のライン／スペースパターンに形成する工程と、前記第１のラインパターンの両側壁面に所定膜厚（ｄ）の第２の絶縁膜を形成する工程と、前記第１のラインパターン間のスペースに第３の絶縁膜を埋め込み形成する工程と、前記第２の絶縁膜を選択的に除去して前記第２の絶縁膜の膜厚（ｄ）に相当する間隔（ｄ）の空隙部を設ける工程と、前記第１および第３の絶縁膜をマスクとして前記空隙部を介して前記マスク用シリコン膜に対して前記下地層が露出するまで異方性エッチングを行い、その後等方性エッチングを行って当該マスク用シリコン膜の幅を両側からそれぞれ所定幅（ｗ）だけ細らせて第１の幅（Ｐ）よりも狭い第２の幅（Ａ＝Ｐ−２ｗ）となる第２のラインパターンを形成する工程と、前記第１および第３の絶縁膜を選択的に除去して前記下地層の上面に前記第２のラインパターンを第２の間隔（Ｂ＝ｄ＋２ｗ）を存して繰り返し配置される第２のライン／スペースパターンを加工用のマスクとして設ける工程とを備えたところに特徴を有する。
【発明の効果】
【０００７】
本発明によれば、隣接するマスクパターンが揃った状態のマスクパターンを形成することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の製造工程において、半導体基板に素子分離用溝を形成する工程に適用した場合の一実施形態について図１〜図１２を参照して説明する。
【０００９】
対象とするＮＡＮＤ型フラッシュメモリ装置においては、メモリセル領域と周辺回路領域とが設けられており、図１（ａ）はメモリセル領域のトランジスタが並んだ部分の断面を示し、図１（ｂ）は周辺回路領域のトランジスタの断面を示している。図示の状態は、半導体基板であるシリコン基板１の表層部にメモリセル領域に対応して開口幅の狭い素子分離用溝２が形成され、周辺回路領域に対応して開口幅の広い素子分離用溝３が形成された状態を示している。シリコン基板１の上面には、ゲート絶縁膜４が形成され、その上面には多結晶シリコン膜５、シリコン窒化膜６および下地層としてのシリコン酸化膜７が積層形成されている。
【００１０】
シリコン酸化膜７は、たとえばＴＥＯＳ（tetraethyl orthosilicate）膜からなるもので、図示のように幅寸法Ａで間隔Ｂを存して繰り返し配置された状態に加工形成されており、図面と垂直の方向に長く延びたラインパターン７ａとして形成されている。図示の状態では幅寸法Ａが間隔寸法Ｂよりも広くなるように（Ａ＞Ｂ）設定されているが、同じ寸法となるように（Ａ＝Ｂ）設定することもできる。図示の状態は、このラインパターン７ａとして形成されたシリコン酸化膜７をマスクとしてシリコン窒化膜６、多結晶シリコン膜５およびゲート絶縁膜４がエッチングにより除去されると共に、シリコン基板１がエッチングされて素子分離溝（トレンチ）２が形成されている。また、素子分離溝２によって、シリコン基板１の表層部が活性領域１ａに分離形成されている。
【００１１】
上記構成は、シリコン酸化膜７の上面に形成される加工用のマスクを利用してシリコン酸化膜７を加工してマスクパターンとし、シリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１をエッチングすることにより得られるものであるが、上記した下地層としてのシリコン酸化膜７のパターンの幅寸法Ａは、通常のフォトリソグラフィ処理ではパターンニングができない程度の小さい寸法に形成されたものであり、後述する製造工程を経ることにより形成可能となったものである。
【００１２】
同様にして周辺回路領域においてもマスクパターンとして形成されたシリコン酸化膜７を用いてシリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４をエッチングすると共に、シリコン基板１をエッチング加工して素子分離溝３が形成されている。この場合、素子分離溝３は、メモリセル領域に対応する素子分離溝２に比べて開口部の幅が広いので、通常のフォトリソグラフィ処理でもパターンニング可能な程度の幅寸法である。
【００１３】
次に、上記構成に至る製造工程について図２〜図１２を参照して説明する。なお、各図２〜図１２において、分図（ａ）は図１（ａ）に対応し、分図（ｂ）は図１（ｂ）に対応している。
【００１４】
まず、図２に示すように、シリコン基板１の上面に、シリコン酸化膜からなるゲート絶縁膜４が形成され、この上面に浮遊ゲート電極となる多結晶シリコン膜５が形成される。この後、多結晶シリコン膜５の上面にシリコン窒化膜６および下地層としてＴＥＯＳ膜からなるシリコン酸化膜７が積層形成される。さらにシリコン酸化膜７の上面にマスク用シリコン膜としての多結晶シリコン膜８が形成され、その上面に第１の絶縁膜としてのシリコン酸化膜９が例えばＢＰＳＧ（boro-phospho-silicate glass）膜により形成される。これらの膜の積層構造は、図２（ａ）、（ｂ）に示しているように、メモリセル領域および周辺回路領域のいずれも同じである。
【００１５】
次に、図３に示すように、リソグラフィ処理によりメモリセル領域側にレジストのパターンを形成し、形成したレジスト膜をマスクとしてメモリセル領域のシリコン酸化膜９をＲＩＥ法（reactive ion etching）により多結晶シリコン膜８の上面が露出するまでエッチングし、図３（ａ）に示すようなライン／スペースパターンを形成する。
【００１６】
このライン／スペースパターンの形成では、前述のラインパターン７ａの幅寸法Ａよりも広い幅寸法Ｐ（Ｐ＞Ａ）のラインパターン９ａ（第１のラインパターンに相当）を、前述の間隔寸法Ｂよりよりも広いスペース幅Ｑ（Ｑ＞Ｂ）で形成する（第１のライン／スペースパターンに相当）。なお、このラインパターン９ａは、フォトリソグラフィ処理では限界に近いファインパターンとして形成されるものである。この後、レジスト膜は、酸素（Ｏ２）プラズマ雰囲気中にて除去される。
【００１７】
次に、図４に示すように、ラインパターン９ａが形成されたシリコン酸化膜９の上面および側面と、下地の多結晶シリコン膜８上にシリコン窒化膜１０を所定膜厚ｄで形成する。続いて、図５に示すように、シリコン酸化膜９の側面に形成されたシリコン窒化膜１０を残しつつ、シリコン酸化膜９の上面および多結晶シリコン膜８の上面に形成されたシリコン窒化膜１０をＲＩＥ法によりエッチバックする。これにより、ラインパターン９ａの側壁面のみにシリコン窒化膜１０ａを残した、いわゆるスペーサ加工がなされる。
【００１８】
この状態で、ラインパターン９ａの側壁にシリコン窒化膜１０ａが形成されているので、ラインパターン９ａの幅寸法は、図中に示しているようにＰ＋２ｄとなる。また、このときのスペース幅はＱ−２ｄでありこれはラインパターン９ａの幅寸法Ｐに等しくなるように設定される。なお、図示の状態では、シリコン窒化膜１０ａを多結晶シリコン膜８と接する部分から上端部まで均一な膜厚ｄとして示しているが、実際には、前述のようなスペーサ加工を行うことで、上端部の膜厚はｄよりも小さくなっている。このため、後述する工程を経ることでその上端部の膜厚がｄよりも薄くなっている部分を研削することが行われる。
【００１９】
次に、図６に示すように、上記した構成の上面にシリコン酸化膜１２が積層形成されてスペース部となっていたラインパターン９ａ間の領域が埋め込まれる。その後、積層形成されたシリコン酸化膜１２に対してＲＩＥ法によりエッチング処理が行われ、シリコン窒化膜１０ａが露出する状態までエッチバックされて図６（ａ）に示す状態に形成される。これにより、スペース部にシリコン酸化膜１２によるラインパターン１２ａが埋め込み形成された状態となる。また、このラインパターン１２ａは、ラインパターン９ａと同じ幅寸法Ｐに形成されており、両者の間には膜厚ｄのシリコン窒化膜１０ａが介在された状態となっている。
【００２０】
この状態から、全体をさらにＲＩＥ法によりエッチング加工することで前述のシリコン窒化膜１０ａが薄くなっている部分とともにシリコン酸化膜９、１２の上部を除去することでシリコン窒化膜１０ａが均一な膜厚に形成された状態とすることができる。また、この加工は、ＣＭＰ（chemical mechanical polishing）法により研削することでも実施できる。
【００２１】
次に、図７（ａ）、（ｂ）に示すように、今度はリソグラフィ工程によって周辺回路部のみパターニングされたレジスト膜をマスクとしてシリコン酸化膜９をＲＩＥ法によるエッチング処理をすることで開高幅Ｒの開口パターンを形成する。この後、レジストはＯ２プラズマ雰囲気中にて除去される。このとき、メモリセル領域では図７（ａ）に示すごとく、レジスト膜で覆われた状態で処理が行われるため、図６（ａ）に示した状態のままである。
【００２２】
次に図８に示すように、ラインパターン９ａ、１２ａの間のシリコン窒化膜１０ａが選択的にエッチング除去される。この加工では、シリコン酸化膜に対してシリコン窒化膜の選択性があるウェットエッチング液が用いられてエッチング処理によりシリコン窒化膜１０ａが除去され、図８（ａ）に示す構造すなわち、ラインパターン９ａ、１２ａの間が間隔ｄを存して空隙部を有する状態に形成される。
【００２３】
次に、図９に示すように、シリコン窒化膜１０ａが除去されて得られたシリコン酸化膜９および１２のラインパターン９ａ、１２ａをマスクとして多結晶シリコン膜８がＲＩＥ法によりシリコン酸化膜７の上面が露出するまでエッチング加工される。これにより、メモリセル領域においては、多結晶シリコン膜８は、ラインパターン９ａおよび１２ａの間に形成された空隙部の幅寸法ｄで上面から垂直にエッチングされ図９（ａ）に示す構造が得られる。また、周辺回路領域においてはシリコン酸化膜９の開口部の部分の多結晶シリコン膜８が垂直にエッチングされる。
【００２４】
続いて、図１０に示すように、上記の状態からＣＤＥ（chemical dry etching）法により多結晶シリコン膜８が等方的にエッチング加工される。これによって、多結晶シリコン膜８は、ラインパターン９ａ、１２ａの空隙部の幅ｄで垂直にエッチングされていた部分の側壁面から横方向にエッチングされ、例えば図示のように両側からそれぞれ寸法ｗだけ後退した形状となる。
【００２５】
この結果、図１０（ａ）に示しているように、メモリセル領域の多結晶シリコン膜８は、幅寸法ｄ＋２ｗだけの寸法がエッチングにより除去され、幅寸法がＰ−２ｗのラインパターン８ａとして形成される。また、ラインパターン８ａの配置間隔寸法は、ｄ＋２ｗとなる。
【００２６】
次に、図１１に示すように、ラインパターン９ａ、１２ａとなっているシリコン酸化膜９、１２がウェットエッチング処理によって選択的に除去される。この場合、シリコン酸化膜９、１２はＢＰＳＧ膜であり、下地層のシリコン酸化膜７はＴＥＯＳ膜であるから、同じシリコン酸化膜であってもエッチングの速度が異なることを利用してエッチングされる。これによって図１に示したのと同様の幅寸法Ａのラインパターン８ａが間隔Ｂを存した状態で並んで形成される。このラインパターン８ａは、下地層であるシリコン酸化膜７をエッチング加工するためのマスクとなるものである。
【００２７】
続いて、図１２に示すように、多結晶シリコン膜８がラインパターン８ａとして形成したものをマスク材としてシリコン酸化膜７がＲＩＥ法によりエッチング加工され、ラインパターン８ａに対応したラインパターン７ａが形成される。続いてラインパターン８ａがシリコン酸化膜に対して選択性があるガス条件下でエッチングされ、図１２（ａ）に示すライン／スペースパターンが形成される。このとき、周辺回路部のパターンも図１２（ｂ）に示されるように形成される。
【００２８】
この結果、最初にリソグラフィ処理によりパターンニングしたシリコン酸化膜９のラインパターン９ａの第１のライン／スペースパターンに対して、これよりも微細なピッチで下地となるシリコン酸化膜７を加工したラインパターン７ａの第２のライン／スペースパターンを得ることができる。
【００２９】
このようにして得られたラインパターン７ａをマスクとしてシリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１が順次ＲＩＥ法によるエッチング加工されることで、前述の図１に示される形状に加工することができるようになる。シリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４は、ラインパターン７ａの幅寸法Ａに加工され、シリコン基板１は、幅寸法Ａの素子分離溝２として形成することができる。
【００３０】
ここで、上記のパターニングの際の寸法関係をまとめておく。
第１のライン／スペースパターンを構成するシリコン酸化膜９の第１のラインパターン９ａは、幅寸法がＰで、配置間隔の寸法がＱであり、最終的な目標となる第２のライン／スペースパターンを構成するシリコン酸化膜７の第２のラインパターン７ａは、幅寸法がＡで、配置間隔の寸法がＢである。また、加工途中でのシリコン窒化膜１０の膜厚がｄ、多結晶シリコン膜８をＣＤＥ法にて等方的にエッチングする際の後退させる寸法がｗである。上記の寸法のうちで、第２のライン／スペースパターンを形成する関係から、第１のラインパターン９ａの幅寸法Ｐと配置間隔寸法Ｑとの間には次式（１）の関係が満たされる必要がある（図５参照）。
Ｑ＝Ｐ＋２ｄ …（１）
【００３１】
そして、図１０に示した加工工程での寸法関係から、Ａ、Ｂの各寸法は次式（２）、（３）のようにあらわすことができる。
Ａ＝Ｐ−２ｗ …（２）
Ｂ＝ｄ＋２ｗ …（３）
【００３２】
したがって、最終的な加工寸法Ａ、Ｂは、第１のラインパターン９ａの幅寸法Ｐ、シリコン窒化膜１０の膜厚ｄおよびＣＤＥ法のエッチングの寸法ｗを調整することで設定することができる。第１のラインパターン９ａの幅寸法Ｐはリソグラフィ技術の限界となる最小寸法まで設定可能であるから、それよりも微細な寸法のラインパターンを得るためには、シリコン窒化膜１０の膜厚およびＣＤＥ法によるエッチング量ｗを必要に応じて設定することで所望の幅寸法Ａ、Ｂを設定することができる。また、この場合に、第２のライン／スペースパターンのピッチ（＝Ａ＋Ｂ）は、第１のライン／スペースパターンのピッチ（＝Ｐ＋Ｑ）の１／２となっている。
【００３３】
また、第２のライン／スペースパターンとして、第２のラインパターン７ａの幅寸法Ａと配置間隔寸法Ｂとを等しい寸法に設定する場合（Ａ＝Ｂ）には、上記した式（２）、（３）の関係は、次式（４）のようになり、第１のラインパターン９ａの幅寸法Ｐと配置間隔寸法Ｑについては、次式（５）のようになる。
Ａ＝Ｂ＝ｄ＋２ｗ …（４）
Ｐ＝ｄ＋４ｗ、Ｑ＝３ｄ＋４ｗ …（５）
【００３４】
このような本実施形態によれば、下地層としてのシリコン酸化膜７に対してマスク用シリコン膜として多結晶シリコン膜８を加工するために、シリコン酸化膜９を幅寸法Ｐで間隔寸法Ｑのラインパターン９ａにパターンニングし、これを基にして多結晶シリコン膜８を半分のピッチのライン／スペースパターンとして形成するようにしたので、リソグラフィ処理のライン／スペースパターンの限界を超えて微細化を図ることができるようになる。
【００３５】
また、従来と異なり、側壁転写型のパターンではなく、等方的にエッチング処理をすることで微細パターンを形成するので、スペーサ形状のような上端部が薄くなる形状のマスクを直接用いることがないので、確実にパターンニングを行うことができる。
【００３６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
下地層はシリコン酸化膜の場合で示したが、シリコン窒化膜などの他の材質の膜でも良い。
第１、第３の絶縁膜をシリコン酸化膜、第２の絶縁膜をシリコン窒化膜としたが、両者は互いにエッチングの選択比が得られる膜であれば他の絶縁膜でも良い。また、第１および第３の絶縁膜をシリコン窒化膜とし、第２の絶縁膜をシリコン酸化膜とすることができる。
【００３７】
また、第１および第３の絶縁膜は、互いに異なる絶縁膜を用いることもできる。この場合、第２の絶縁膜に対してエッチングの選択比が高く取れる材料であれば良い。
マスク用シリコン膜は、多結晶シリコン膜以外に、アモルファスシリコン膜を用いこともできる。
【００３８】
マスク用シリコン膜で形成するラインパターンの幅寸法Ａとスペースの寸法Ｂは異なる寸法に設定することもできる。
加工対象とする下地層は、実施形態で示したシリコン基板に素子分離溝を形成する場合の他に、制御ゲート電極膜を積層して形成したゲート電極を素子分離溝と直交する方向に分離形成するゲート加工の工程にも適用することができる。
【００３９】
等方性エッチングは、ＣＤＥ法で行う場合で示したが、これ以外に等方性ＲＩＥ法を用いることもできるし、ウェットエッチング処理も適用することが可能である。
【図面の簡単な説明】
【００４０】
【図１】マスクパターンを用いて素子分離用溝を形成した状態を示す模式的な断面図
【図２】マスクパターンの形成工程を示す模式的な断面図（その１）
【図３】マスクパターンの形成工程を示す模式的な断面図（その２）
【図４】マスクパターンの形成工程を示す模式的な断面図（その３）
【図５】マスクパターンの形成工程を示す模式的な断面図（その４）
【図６】マスクパターンの形成工程を示す模式的な断面図（その５）
【図７】マスクパターンの形成工程を示す模式的な断面図（その６）
【図８】マスクパターンの形成工程を示す模式的な断面図（その７）
【図９】マスクパターンの形成工程を示す模式的な断面図（その８）
【図１０】マスクパターンの形成工程を示す模式的な断面図（その９）
【図１１】マスクパターンの形成工程を示す模式的な断面図（その１０）
【図１２】マスクパターンの形成工程を示す模式的な断面図（その１１）
【符号の説明】
【００４１】
図面中、１はシリコン基板（半導体基板）、２、３は素子分離溝、４はゲート絶縁膜、５は多結晶シリコン膜、６はシリコン窒化膜、７はシリコン酸化膜（下地層）、８は多結晶シリコン膜（マスク用シリコン膜）、９はシリコン酸化膜（第１の絶縁膜）、１０はシリコン窒化膜（第２の絶縁膜）、１２はシリコン酸化膜（第３の絶縁膜）、９ａ、１２ａは第１のラインパターン、７ａは第２のラインパターンである。
【技術分野】
【０００１】
本発明は、半導体基板などの加工において、フォトリソグラフィで形成できる幅よりも微細なマスクパターンを形成するマスクパターン形成方法に関する。
【背景技術】
【０００２】
半導体加工技術では、フォトリソグラフィ処理で直接パターンニング加工できるパターン幅が限界に近づきつつあるが、通常のフォトリソグラフィ処理工程に加えて膜形成技術を組み合わせることにより、より微細なパターンを形成する方法が考えられている。
【０００３】
例えば特許文献１に示される方法では、シリコン酸化膜を通常のフォトリソグラフィ処理でラインパターンに加工し、そのラインパターンの側壁にスペーサ加工されたシリコン膜を形成し、その後スペース領域をシリコン酸化膜で埋め込み、平坦化処理およびシリコン酸化膜の除去をすることでスペーサ加工した幅寸法が小さいシリコン膜のパターンを残すようにした側壁転写の技術が示されている。
【０００４】
しかしながら、上記した特許文献１に示される側壁転写法では、スペーサを形成してこれをマスクパターンとして用いるので、スペーサ上部の形状が同一形状にそろえられないため、隣接するマスクパターンが不揃いになる不具合がある。
【特許文献１】特開２００６−３２６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接するマスクパターンが揃った状態に形成できるマスクパターンの形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のマスクパターンの形成方法は、加工対象となる下地層の上面にマスク用シリコン膜を形成する工程と、前記マスク用シリコン膜の上面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を、第１の幅（Ｐ）の第１のラインパターンを第１の間隔（Ｑ）のスペースを存して繰り返し配置される第１のライン／スペースパターンに形成する工程と、前記第１のラインパターンの両側壁面に所定膜厚（ｄ）の第２の絶縁膜を形成する工程と、前記第１のラインパターン間のスペースに第３の絶縁膜を埋め込み形成する工程と、前記第２の絶縁膜を選択的に除去して前記第２の絶縁膜の膜厚（ｄ）に相当する間隔（ｄ）の空隙部を設ける工程と、前記第１および第３の絶縁膜をマスクとして前記空隙部を介して前記マスク用シリコン膜に対して前記下地層が露出するまで異方性エッチングを行い、その後等方性エッチングを行って当該マスク用シリコン膜の幅を両側からそれぞれ所定幅（ｗ）だけ細らせて第１の幅（Ｐ）よりも狭い第２の幅（Ａ＝Ｐ−２ｗ）となる第２のラインパターンを形成する工程と、前記第１および第３の絶縁膜を選択的に除去して前記下地層の上面に前記第２のラインパターンを第２の間隔（Ｂ＝ｄ＋２ｗ）を存して繰り返し配置される第２のライン／スペースパターンを加工用のマスクとして設ける工程とを備えたところに特徴を有する。
【発明の効果】
【０００７】
本発明によれば、隣接するマスクパターンが揃った状態のマスクパターンを形成することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の製造工程において、半導体基板に素子分離用溝を形成する工程に適用した場合の一実施形態について図１〜図１２を参照して説明する。
【０００９】
対象とするＮＡＮＤ型フラッシュメモリ装置においては、メモリセル領域と周辺回路領域とが設けられており、図１（ａ）はメモリセル領域のトランジスタが並んだ部分の断面を示し、図１（ｂ）は周辺回路領域のトランジスタの断面を示している。図示の状態は、半導体基板であるシリコン基板１の表層部にメモリセル領域に対応して開口幅の狭い素子分離用溝２が形成され、周辺回路領域に対応して開口幅の広い素子分離用溝３が形成された状態を示している。シリコン基板１の上面には、ゲート絶縁膜４が形成され、その上面には多結晶シリコン膜５、シリコン窒化膜６および下地層としてのシリコン酸化膜７が積層形成されている。
【００１０】
シリコン酸化膜７は、たとえばＴＥＯＳ（tetraethyl orthosilicate）膜からなるもので、図示のように幅寸法Ａで間隔Ｂを存して繰り返し配置された状態に加工形成されており、図面と垂直の方向に長く延びたラインパターン７ａとして形成されている。図示の状態では幅寸法Ａが間隔寸法Ｂよりも広くなるように（Ａ＞Ｂ）設定されているが、同じ寸法となるように（Ａ＝Ｂ）設定することもできる。図示の状態は、このラインパターン７ａとして形成されたシリコン酸化膜７をマスクとしてシリコン窒化膜６、多結晶シリコン膜５およびゲート絶縁膜４がエッチングにより除去されると共に、シリコン基板１がエッチングされて素子分離溝（トレンチ）２が形成されている。また、素子分離溝２によって、シリコン基板１の表層部が活性領域１ａに分離形成されている。
【００１１】
上記構成は、シリコン酸化膜７の上面に形成される加工用のマスクを利用してシリコン酸化膜７を加工してマスクパターンとし、シリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１をエッチングすることにより得られるものであるが、上記した下地層としてのシリコン酸化膜７のパターンの幅寸法Ａは、通常のフォトリソグラフィ処理ではパターンニングができない程度の小さい寸法に形成されたものであり、後述する製造工程を経ることにより形成可能となったものである。
【００１２】
同様にして周辺回路領域においてもマスクパターンとして形成されたシリコン酸化膜７を用いてシリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４をエッチングすると共に、シリコン基板１をエッチング加工して素子分離溝３が形成されている。この場合、素子分離溝３は、メモリセル領域に対応する素子分離溝２に比べて開口部の幅が広いので、通常のフォトリソグラフィ処理でもパターンニング可能な程度の幅寸法である。
【００１３】
次に、上記構成に至る製造工程について図２〜図１２を参照して説明する。なお、各図２〜図１２において、分図（ａ）は図１（ａ）に対応し、分図（ｂ）は図１（ｂ）に対応している。
【００１４】
まず、図２に示すように、シリコン基板１の上面に、シリコン酸化膜からなるゲート絶縁膜４が形成され、この上面に浮遊ゲート電極となる多結晶シリコン膜５が形成される。この後、多結晶シリコン膜５の上面にシリコン窒化膜６および下地層としてＴＥＯＳ膜からなるシリコン酸化膜７が積層形成される。さらにシリコン酸化膜７の上面にマスク用シリコン膜としての多結晶シリコン膜８が形成され、その上面に第１の絶縁膜としてのシリコン酸化膜９が例えばＢＰＳＧ（boro-phospho-silicate glass）膜により形成される。これらの膜の積層構造は、図２（ａ）、（ｂ）に示しているように、メモリセル領域および周辺回路領域のいずれも同じである。
【００１５】
次に、図３に示すように、リソグラフィ処理によりメモリセル領域側にレジストのパターンを形成し、形成したレジスト膜をマスクとしてメモリセル領域のシリコン酸化膜９をＲＩＥ法（reactive ion etching）により多結晶シリコン膜８の上面が露出するまでエッチングし、図３（ａ）に示すようなライン／スペースパターンを形成する。
【００１６】
このライン／スペースパターンの形成では、前述のラインパターン７ａの幅寸法Ａよりも広い幅寸法Ｐ（Ｐ＞Ａ）のラインパターン９ａ（第１のラインパターンに相当）を、前述の間隔寸法Ｂよりよりも広いスペース幅Ｑ（Ｑ＞Ｂ）で形成する（第１のライン／スペースパターンに相当）。なお、このラインパターン９ａは、フォトリソグラフィ処理では限界に近いファインパターンとして形成されるものである。この後、レジスト膜は、酸素（Ｏ２）プラズマ雰囲気中にて除去される。
【００１７】
次に、図４に示すように、ラインパターン９ａが形成されたシリコン酸化膜９の上面および側面と、下地の多結晶シリコン膜８上にシリコン窒化膜１０を所定膜厚ｄで形成する。続いて、図５に示すように、シリコン酸化膜９の側面に形成されたシリコン窒化膜１０を残しつつ、シリコン酸化膜９の上面および多結晶シリコン膜８の上面に形成されたシリコン窒化膜１０をＲＩＥ法によりエッチバックする。これにより、ラインパターン９ａの側壁面のみにシリコン窒化膜１０ａを残した、いわゆるスペーサ加工がなされる。
【００１８】
この状態で、ラインパターン９ａの側壁にシリコン窒化膜１０ａが形成されているので、ラインパターン９ａの幅寸法は、図中に示しているようにＰ＋２ｄとなる。また、このときのスペース幅はＱ−２ｄでありこれはラインパターン９ａの幅寸法Ｐに等しくなるように設定される。なお、図示の状態では、シリコン窒化膜１０ａを多結晶シリコン膜８と接する部分から上端部まで均一な膜厚ｄとして示しているが、実際には、前述のようなスペーサ加工を行うことで、上端部の膜厚はｄよりも小さくなっている。このため、後述する工程を経ることでその上端部の膜厚がｄよりも薄くなっている部分を研削することが行われる。
【００１９】
次に、図６に示すように、上記した構成の上面にシリコン酸化膜１２が積層形成されてスペース部となっていたラインパターン９ａ間の領域が埋め込まれる。その後、積層形成されたシリコン酸化膜１２に対してＲＩＥ法によりエッチング処理が行われ、シリコン窒化膜１０ａが露出する状態までエッチバックされて図６（ａ）に示す状態に形成される。これにより、スペース部にシリコン酸化膜１２によるラインパターン１２ａが埋め込み形成された状態となる。また、このラインパターン１２ａは、ラインパターン９ａと同じ幅寸法Ｐに形成されており、両者の間には膜厚ｄのシリコン窒化膜１０ａが介在された状態となっている。
【００２０】
この状態から、全体をさらにＲＩＥ法によりエッチング加工することで前述のシリコン窒化膜１０ａが薄くなっている部分とともにシリコン酸化膜９、１２の上部を除去することでシリコン窒化膜１０ａが均一な膜厚に形成された状態とすることができる。また、この加工は、ＣＭＰ（chemical mechanical polishing）法により研削することでも実施できる。
【００２１】
次に、図７（ａ）、（ｂ）に示すように、今度はリソグラフィ工程によって周辺回路部のみパターニングされたレジスト膜をマスクとしてシリコン酸化膜９をＲＩＥ法によるエッチング処理をすることで開高幅Ｒの開口パターンを形成する。この後、レジストはＯ２プラズマ雰囲気中にて除去される。このとき、メモリセル領域では図７（ａ）に示すごとく、レジスト膜で覆われた状態で処理が行われるため、図６（ａ）に示した状態のままである。
【００２２】
次に図８に示すように、ラインパターン９ａ、１２ａの間のシリコン窒化膜１０ａが選択的にエッチング除去される。この加工では、シリコン酸化膜に対してシリコン窒化膜の選択性があるウェットエッチング液が用いられてエッチング処理によりシリコン窒化膜１０ａが除去され、図８（ａ）に示す構造すなわち、ラインパターン９ａ、１２ａの間が間隔ｄを存して空隙部を有する状態に形成される。
【００２３】
次に、図９に示すように、シリコン窒化膜１０ａが除去されて得られたシリコン酸化膜９および１２のラインパターン９ａ、１２ａをマスクとして多結晶シリコン膜８がＲＩＥ法によりシリコン酸化膜７の上面が露出するまでエッチング加工される。これにより、メモリセル領域においては、多結晶シリコン膜８は、ラインパターン９ａおよび１２ａの間に形成された空隙部の幅寸法ｄで上面から垂直にエッチングされ図９（ａ）に示す構造が得られる。また、周辺回路領域においてはシリコン酸化膜９の開口部の部分の多結晶シリコン膜８が垂直にエッチングされる。
【００２４】
続いて、図１０に示すように、上記の状態からＣＤＥ（chemical dry etching）法により多結晶シリコン膜８が等方的にエッチング加工される。これによって、多結晶シリコン膜８は、ラインパターン９ａ、１２ａの空隙部の幅ｄで垂直にエッチングされていた部分の側壁面から横方向にエッチングされ、例えば図示のように両側からそれぞれ寸法ｗだけ後退した形状となる。
【００２５】
この結果、図１０（ａ）に示しているように、メモリセル領域の多結晶シリコン膜８は、幅寸法ｄ＋２ｗだけの寸法がエッチングにより除去され、幅寸法がＰ−２ｗのラインパターン８ａとして形成される。また、ラインパターン８ａの配置間隔寸法は、ｄ＋２ｗとなる。
【００２６】
次に、図１１に示すように、ラインパターン９ａ、１２ａとなっているシリコン酸化膜９、１２がウェットエッチング処理によって選択的に除去される。この場合、シリコン酸化膜９、１２はＢＰＳＧ膜であり、下地層のシリコン酸化膜７はＴＥＯＳ膜であるから、同じシリコン酸化膜であってもエッチングの速度が異なることを利用してエッチングされる。これによって図１に示したのと同様の幅寸法Ａのラインパターン８ａが間隔Ｂを存した状態で並んで形成される。このラインパターン８ａは、下地層であるシリコン酸化膜７をエッチング加工するためのマスクとなるものである。
【００２７】
続いて、図１２に示すように、多結晶シリコン膜８がラインパターン８ａとして形成したものをマスク材としてシリコン酸化膜７がＲＩＥ法によりエッチング加工され、ラインパターン８ａに対応したラインパターン７ａが形成される。続いてラインパターン８ａがシリコン酸化膜に対して選択性があるガス条件下でエッチングされ、図１２（ａ）に示すライン／スペースパターンが形成される。このとき、周辺回路部のパターンも図１２（ｂ）に示されるように形成される。
【００２８】
この結果、最初にリソグラフィ処理によりパターンニングしたシリコン酸化膜９のラインパターン９ａの第１のライン／スペースパターンに対して、これよりも微細なピッチで下地となるシリコン酸化膜７を加工したラインパターン７ａの第２のライン／スペースパターンを得ることができる。
【００２９】
このようにして得られたラインパターン７ａをマスクとしてシリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４およびシリコン基板１が順次ＲＩＥ法によるエッチング加工されることで、前述の図１に示される形状に加工することができるようになる。シリコン窒化膜６、多結晶シリコン膜５、ゲート絶縁膜４は、ラインパターン７ａの幅寸法Ａに加工され、シリコン基板１は、幅寸法Ａの素子分離溝２として形成することができる。
【００３０】
ここで、上記のパターニングの際の寸法関係をまとめておく。
第１のライン／スペースパターンを構成するシリコン酸化膜９の第１のラインパターン９ａは、幅寸法がＰで、配置間隔の寸法がＱであり、最終的な目標となる第２のライン／スペースパターンを構成するシリコン酸化膜７の第２のラインパターン７ａは、幅寸法がＡで、配置間隔の寸法がＢである。また、加工途中でのシリコン窒化膜１０の膜厚がｄ、多結晶シリコン膜８をＣＤＥ法にて等方的にエッチングする際の後退させる寸法がｗである。上記の寸法のうちで、第２のライン／スペースパターンを形成する関係から、第１のラインパターン９ａの幅寸法Ｐと配置間隔寸法Ｑとの間には次式（１）の関係が満たされる必要がある（図５参照）。
Ｑ＝Ｐ＋２ｄ …（１）
【００３１】
そして、図１０に示した加工工程での寸法関係から、Ａ、Ｂの各寸法は次式（２）、（３）のようにあらわすことができる。
Ａ＝Ｐ−２ｗ …（２）
Ｂ＝ｄ＋２ｗ …（３）
【００３２】
したがって、最終的な加工寸法Ａ、Ｂは、第１のラインパターン９ａの幅寸法Ｐ、シリコン窒化膜１０の膜厚ｄおよびＣＤＥ法のエッチングの寸法ｗを調整することで設定することができる。第１のラインパターン９ａの幅寸法Ｐはリソグラフィ技術の限界となる最小寸法まで設定可能であるから、それよりも微細な寸法のラインパターンを得るためには、シリコン窒化膜１０の膜厚およびＣＤＥ法によるエッチング量ｗを必要に応じて設定することで所望の幅寸法Ａ、Ｂを設定することができる。また、この場合に、第２のライン／スペースパターンのピッチ（＝Ａ＋Ｂ）は、第１のライン／スペースパターンのピッチ（＝Ｐ＋Ｑ）の１／２となっている。
【００３３】
また、第２のライン／スペースパターンとして、第２のラインパターン７ａの幅寸法Ａと配置間隔寸法Ｂとを等しい寸法に設定する場合（Ａ＝Ｂ）には、上記した式（２）、（３）の関係は、次式（４）のようになり、第１のラインパターン９ａの幅寸法Ｐと配置間隔寸法Ｑについては、次式（５）のようになる。
Ａ＝Ｂ＝ｄ＋２ｗ …（４）
Ｐ＝ｄ＋４ｗ、Ｑ＝３ｄ＋４ｗ …（５）
【００３４】
このような本実施形態によれば、下地層としてのシリコン酸化膜７に対してマスク用シリコン膜として多結晶シリコン膜８を加工するために、シリコン酸化膜９を幅寸法Ｐで間隔寸法Ｑのラインパターン９ａにパターンニングし、これを基にして多結晶シリコン膜８を半分のピッチのライン／スペースパターンとして形成するようにしたので、リソグラフィ処理のライン／スペースパターンの限界を超えて微細化を図ることができるようになる。
【００３５】
また、従来と異なり、側壁転写型のパターンではなく、等方的にエッチング処理をすることで微細パターンを形成するので、スペーサ形状のような上端部が薄くなる形状のマスクを直接用いることがないので、確実にパターンニングを行うことができる。
【００３６】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
下地層はシリコン酸化膜の場合で示したが、シリコン窒化膜などの他の材質の膜でも良い。
第１、第３の絶縁膜をシリコン酸化膜、第２の絶縁膜をシリコン窒化膜としたが、両者は互いにエッチングの選択比が得られる膜であれば他の絶縁膜でも良い。また、第１および第３の絶縁膜をシリコン窒化膜とし、第２の絶縁膜をシリコン酸化膜とすることができる。
【００３７】
また、第１および第３の絶縁膜は、互いに異なる絶縁膜を用いることもできる。この場合、第２の絶縁膜に対してエッチングの選択比が高く取れる材料であれば良い。
マスク用シリコン膜は、多結晶シリコン膜以外に、アモルファスシリコン膜を用いこともできる。
【００３８】
マスク用シリコン膜で形成するラインパターンの幅寸法Ａとスペースの寸法Ｂは異なる寸法に設定することもできる。
加工対象とする下地層は、実施形態で示したシリコン基板に素子分離溝を形成する場合の他に、制御ゲート電極膜を積層して形成したゲート電極を素子分離溝と直交する方向に分離形成するゲート加工の工程にも適用することができる。
【００３９】
等方性エッチングは、ＣＤＥ法で行う場合で示したが、これ以外に等方性ＲＩＥ法を用いることもできるし、ウェットエッチング処理も適用することが可能である。
【図面の簡単な説明】
【００４０】
【図１】マスクパターンを用いて素子分離用溝を形成した状態を示す模式的な断面図
【図２】マスクパターンの形成工程を示す模式的な断面図（その１）
【図３】マスクパターンの形成工程を示す模式的な断面図（その２）
【図４】マスクパターンの形成工程を示す模式的な断面図（その３）
【図５】マスクパターンの形成工程を示す模式的な断面図（その４）
【図６】マスクパターンの形成工程を示す模式的な断面図（その５）
【図７】マスクパターンの形成工程を示す模式的な断面図（その６）
【図８】マスクパターンの形成工程を示す模式的な断面図（その７）
【図９】マスクパターンの形成工程を示す模式的な断面図（その８）
【図１０】マスクパターンの形成工程を示す模式的な断面図（その９）
【図１１】マスクパターンの形成工程を示す模式的な断面図（その１０）
【図１２】マスクパターンの形成工程を示す模式的な断面図（その１１）
【符号の説明】
【００４１】
図面中、１はシリコン基板（半導体基板）、２、３は素子分離溝、４はゲート絶縁膜、５は多結晶シリコン膜、６はシリコン窒化膜、７はシリコン酸化膜（下地層）、８は多結晶シリコン膜（マスク用シリコン膜）、９はシリコン酸化膜（第１の絶縁膜）、１０はシリコン窒化膜（第２の絶縁膜）、１２はシリコン酸化膜（第３の絶縁膜）、９ａ、１２ａは第１のラインパターン、７ａは第２のラインパターンである。
【特許請求の範囲】
【請求項１】
加工対象となる下地層の上面にマスク用シリコン膜を形成する工程と、
前記マスク用シリコン膜の上面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を、第１の幅（Ｐ）の第１のラインパターンを第１の間隔（Ｑ）のスペースを存して繰り返し配置される第１のライン／スペースパターンに形成する工程と、
前記第１のラインパターンの両側壁面に所定膜厚（ｄ）の第２の絶縁膜を形成する工程と、
前記第１のラインパターン間のスペースに第３の絶縁膜を埋め込み形成する工程と、
前記第２の絶縁膜を選択的に除去して前記第２の絶縁膜の膜厚（ｄ）に相当する間隔（ｄ）の空隙部を設ける工程と、
前記第１および第３の絶縁膜をマスクとして前記空隙部を介して前記マスク用シリコン膜に対して前記下地層が露出するまで異方性エッチングを行い、その後等方性エッチングを行って当該マスク用シリコン膜の幅を両側からそれぞれ所定幅（ｗ）だけ細らせて第１の幅（Ｐ）よりも狭い第２の幅（Ａ＝Ｐ−２ｗ）となる第２のラインパターンを形成する工程と、
前記第１および第３の絶縁膜を選択的に除去して前記下地層の上面に前記第２のラインパターンを第２の間隔（Ｂ＝ｄ＋２ｗ）を存して繰り返し配置される第２のライン／スペースパターンを加工用のマスクとして設ける工程と
を備えたことを特徴とするマスクパターン形成方法。
【請求項２】
請求項１に記載のマスクパターン形成方法において、
前記第１のラインパターン間のスペース部分に前記第３の絶縁膜を埋め込み形成する工程では、
全面に前記第３の絶縁膜を成膜する工程と、
ＣＭＰ（chemical mechanical polishing）法により前記第１および第２の絶縁膜上の前記第３の絶縁膜を除去して前記第１のラインパターン間のスペース部分に前記第３の絶縁膜が残るように研削加工する工程と
を実施することを特徴とするマスクパターンの形成方法。
【請求項３】
請求項１または２に記載のマスクパターン形成方法において、
前記第１のラインパターンの両側壁に膜厚（ｄ）で第２の絶縁膜を形成する工程では、
全面に前記第２の絶縁膜を所定膜厚（ｄ）で成膜する工程と、
エッチバック処理により前記第２の絶縁膜をスペーサ加工する工程と
を実施することを特徴とするマスクパターン形成方法。
【請求項４】
請求項３に記載のマスクパターンの形成方法において、
前記研削加工を実施する工程では、前記第２の絶縁膜を研削すると共に、前記第１および第３の絶縁膜を研削して前記スペーサ加工した前記第２の絶縁膜の上部を除去することを特徴とするマスクパターンの形成方法。
【請求項５】
請求項１ないし４のいずれかに記載のマスクパターン形成方法において、
前記第１および第３の絶縁膜をマスクとして前記空隙部を介して前記マスク用シリコン膜に対して等方性エッチングを行う工程では、
ＣＤＥ（chemical dry etching）法、等方的なＲＩＥ（reactive ion etching）法、あるいはウェットエッチング法のいずれかを用いて行うことを特徴とするマスクパターン形成方法。
【請求項１】
加工対象となる下地層の上面にマスク用シリコン膜を形成する工程と、
前記マスク用シリコン膜の上面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を、第１の幅（Ｐ）の第１のラインパターンを第１の間隔（Ｑ）のスペースを存して繰り返し配置される第１のライン／スペースパターンに形成する工程と、
前記第１のラインパターンの両側壁面に所定膜厚（ｄ）の第２の絶縁膜を形成する工程と、
前記第１のラインパターン間のスペースに第３の絶縁膜を埋め込み形成する工程と、
前記第２の絶縁膜を選択的に除去して前記第２の絶縁膜の膜厚（ｄ）に相当する間隔（ｄ）の空隙部を設ける工程と、
前記第１および第３の絶縁膜をマスクとして前記空隙部を介して前記マスク用シリコン膜に対して前記下地層が露出するまで異方性エッチングを行い、その後等方性エッチングを行って当該マスク用シリコン膜の幅を両側からそれぞれ所定幅（ｗ）だけ細らせて第１の幅（Ｐ）よりも狭い第２の幅（Ａ＝Ｐ−２ｗ）となる第２のラインパターンを形成する工程と、
前記第１および第３の絶縁膜を選択的に除去して前記下地層の上面に前記第２のラインパターンを第２の間隔（Ｂ＝ｄ＋２ｗ）を存して繰り返し配置される第２のライン／スペースパターンを加工用のマスクとして設ける工程と
を備えたことを特徴とするマスクパターン形成方法。
【請求項２】
請求項１に記載のマスクパターン形成方法において、
前記第１のラインパターン間のスペース部分に前記第３の絶縁膜を埋め込み形成する工程では、
全面に前記第３の絶縁膜を成膜する工程と、
ＣＭＰ（chemical mechanical polishing）法により前記第１および第２の絶縁膜上の前記第３の絶縁膜を除去して前記第１のラインパターン間のスペース部分に前記第３の絶縁膜が残るように研削加工する工程と
を実施することを特徴とするマスクパターンの形成方法。
【請求項３】
請求項１または２に記載のマスクパターン形成方法において、
前記第１のラインパターンの両側壁に膜厚（ｄ）で第２の絶縁膜を形成する工程では、
全面に前記第２の絶縁膜を所定膜厚（ｄ）で成膜する工程と、
エッチバック処理により前記第２の絶縁膜をスペーサ加工する工程と
を実施することを特徴とするマスクパターン形成方法。
【請求項４】
請求項３に記載のマスクパターンの形成方法において、
前記研削加工を実施する工程では、前記第２の絶縁膜を研削すると共に、前記第１および第３の絶縁膜を研削して前記スペーサ加工した前記第２の絶縁膜の上部を除去することを特徴とするマスクパターンの形成方法。
【請求項５】
請求項１ないし４のいずれかに記載のマスクパターン形成方法において、
前記第１および第３の絶縁膜をマスクとして前記空隙部を介して前記マスク用シリコン膜に対して等方性エッチングを行う工程では、
ＣＤＥ（chemical dry etching）法、等方的なＲＩＥ（reactive ion etching）法、あるいはウェットエッチング法のいずれかを用いて行うことを特徴とするマスクパターン形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−２３１４５９（Ｐ２００９−２３１４５９Ａ）
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願番号】特願２００８−７３７１３（Ｐ２００８−７３７１３）
【出願日】平成２０年３月２１日（２００８．３．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願日】平成２０年３月２１日（２００８．３．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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