【課題】エアギャップを備えるグラフェントランジスタ、それを備えるハイブリッドトランジスタ及びその製造方法を提供する。
【解決手段】基板上のゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上のグラフェンチャネルと、グラフェンチャネル上で互いに離隔しているソース電極及びドレイン電極と、ソース電極及びドレイン電極の上面を覆い、グラフェンチャネル上でソース電極とドレイン電極との間にエアギャップを形成するカバーと、を備えるグラフェントランジスタ。前記ソース電極と前記ドレイン電極との間の前記グラフェンチャネルの長さが、１０ｎｍ〜１００ｎｍである。 （もっと読む）

【課題】窒化ガリウム系半導体で形成された半導体層を有する半導体素子において、消費電力を増大させず、かつ、大型化することなく、半導体素子の電極に電圧をかけたときに発生する電流コラプス現象を抑制する。
【解決手段】窒化ガリウム系半導体が積層されて形成された半導体素子と、半導体素子に対して積層方向に形成され、外部からのエネルギーの入力なしで半導体素子に光を照射する自己発光体とを備える半導体装置を提供する。 （もっと読む）

【課題】リードフレーム上に搭載された窒化物ＦＥＴを備えスイッチング特性に優れた窒化物半導体装置を提供する。
【解決手段】窒化物ＦＥＴと、複数のリードを含むリードフレームと、を備え、前記窒化物ＦＥＴは少なくとも第１の主電極と第２の主電極と制御電極とを有し、前記リードフレームは、前記第１の主電極に接続される第１のリードと、前記第２の主電極に接続される第２のリード及び第３のリードと、前記制御電極に接続される第４のリードと、を有し、前記窒化物ＦＥＴは、前記第３のリードと前記第４のリードとの間に印加される電圧に応じて前記第１のリードと前記第２のリードとの間に電流を流すことを特徴とする窒化物半導体装置。 （もっと読む）

【課題】エアブリッジの強度を向上させる。
【解決手段】半導体層上に設けられ、互いに並列に配置された複数のソースフィンガー１０と、半導体層上に設けられ、複数のソースフィンガー１０と交互に配置された複数のドレインフィンガー１２と、半導体層上に設けられ、ソースフィンガー１０とドレインフィンガー１２との間にそれぞれ配置された複数のゲートフィンガー１４と、複数のゲートフィンガー１４同士、複数のソースフィンガー１０同士、および複数のドレインフィンガー１２同士のいずれかを共通に接続するバスラインと、複数のソースフィンガー１０、複数のドレインフィンガー１２、および複数のゲートフィンガー１４のいずれかに設けられ、バスライン上を跨ぐ複数の第１エアブリッジ２４と、複数の第１エアブリッジ２４同士の間を接続し、半導体層との間に空隙を有する第２エアブリッジ２６と、を備える半導体装置。 （もっと読む）

【課題】ＪＢＳであってもサージ電流による温度上昇とその正帰還により素子破壊に至る場合があった。
【解決手段】ｎ型のＳｉＣ基板と、ＳｉＣ基板の第一主面に形成され、ＳｉＣ基板よりも不純物濃度の低いｎ型ＳｉＣドリフト層と、ドリフト層に形成されたｐ型ＳｉＣの第一の半導体領域と、第一の半導体領域の表層側に形成され、第一の半導体領域よりも不純物濃度が高濃度であるｐ型ＳｉＣの第二の半導体領域と、ドリフト層の表面に形成され第一の半導体領域とショットキー接続し、第二の半導体領域とオーミック接続するショットキー電極と、ショットキー電極の表面に形成されたアノード電極と、アノード電極の表面で、第一の半導体領域の直上に形成され、上面から見て第一の半導体領域の領域を含むように第一の半導体領域よりも広い面積に形成されたファーストボンドと、ＳｉＣ基板の第二主面に形成されたカソード電極とを備えている。 （もっと読む）

【課題】所望の抵抗値を有する制御ゲートを備えた半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１３の表面上に第１の絶縁膜１５、電荷蓄積層１６、第２の絶縁膜１７、およびポリシリコン膜２１をこの順で形成する工程と、ポリシリコン膜２１上および両側壁全面に金属膜２５を形成する工程と、金属膜２５が形成されたポリシリコン膜２１を加熱してシリサイド化する工程と、金属膜２５を除去する工程と、を具備する半導体装置の製造方法。 （もっと読む）

【課題】 パワートランジスタ及びＳＢＤ素子を有する半導体装置において、ＳＢＤ素子の耐圧を高める。
【解決手段】 半導体装置は、半導体基板の主面に第１および第２領域を有し、前記第１および第２領域内にはそれぞれ複数の第１および第２導電体が形成され、前記第１領域内の隣接する第１導電体間には、第１半導体領域と、前記第１半導体領域内にあって第１半導体領域と逆の導電型を持つ第２半導体領域とが形成され、前記第２領域内の隣接する第２導電体間には、前記第２半導体領域と同導電型でかつ第２半導体領域より低濃度の第３半導体領域が形成され、前記第３半導体領域の下には第３半導体領域と同導電型で、かつ第３半導体領域より高濃度の第４半導体領域が形成され、前記第２領域の半導体基板上には金属が形成され、前記金属は前記第２半導体領域と電気的に接続され、前記第３半導体領域は、前記金属と接触しショットキー接合を形成している。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】 ＨＥＭＴにおいて、２次元電子ガス層の電気抵抗の増加が抑制された正孔排出用電極を提供すること。
【解決手段】 ＨＥＭＴ１０は、ゲート電極３４とドレイン電極３２の間のヘテロ接合層２７に接触する正孔選択通過膜４３と、その正孔選択通過膜４３に接触する正孔排出用電極４６を備えている。正孔選択通過膜４３は、へテロ接合層２７に接触する第１部分領域４２と正孔排出用電極４６に接触する第２部分領域４４を有している。第２部分領域４２のｐ型不純物の濃度は、第１部分領域４４のｐ型不純物濃度よりも濃い。 （もっと読む）

トランジスタを有する半導体チップが記載されている。前記トランジスタは、ゲート誘電体にわたって設けられたゲート電極を有する。前記ゲート電極は、前記ゲート誘電体上に設けられた第1ゲート材料、及び前記ゲート誘電体上に設けられた第2ゲート材料を有する。前記第1ゲート材料は前記第2ゲート材料とは異なる。前記第2ゲート材料はまた、前記ゲート電極のソース領域又はドレイン領域にも設けられている。
（もっと読む）

【課題】本発明は、化合物半導体素子の動作に関係なく、リーク電流を防止することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置１は、２ＤＥＧ３１０を有する第１の化合物半導体層３１と、第１の化合物半導体層３１上に配設され、キャリア供給層として機能する第２の化合物半導体層３２と、２ＤＥＧ３１０上に配設された第１の電極６１と、２ＤＥＧ３１０上において第１の電極６１から離間して配設された第２の電極４２と、を備えた化合物半導体素子１０と、化合物半導体素子１０の周囲を取り囲む領域の一部において２ＤＥＧ３１０上に配設され、この２ＤＥＧ３１０のキャリア濃度を低減させる外周電極６２を有する外周領域１１とを備える。 （もっと読む）

【課題】工程数の増大を引き起こさずに、遮光層で囲まれた薄膜トランジスタと同等以上の遮光能力を有する薄膜トランジスタおよびそれを用いた表示装置を提供する。
【解決手段】第１のゲート電極２と、第１のゲート電極２を覆う第１のゲート絶縁層３と、第１のゲート絶縁層３の上の半導体層６と、半導体層６の上の第２のゲート絶縁層７と、第２のゲート絶縁層７の上の第２のゲート電極８と、半導体層６に電気的に接続されたドレイン電極５及びソース電極４を有する薄膜トランジスタにおいて、半導体層６がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であり、第１のゲート電極２が下方から半導体層６への光の入射を遮り、第２のゲート電極８が上方から半導体層６への光の入射を遮り、第２のゲート電極８は第１のゲート絶縁層３及び第２のゲート絶縁層７を貫通して第１のゲート電極２と電気的に接続され、少なくとも一方の側方から半導体層６に入射する光を遮る。 （もっと読む）

【課題】消費電流及び抗折強度に優れる半導体装置の製造方法を実現する。
【解決手段】
半導体装置の製造方法は、第１面の表面部に設けられた拡散領域１２を備える半導体基板１１を準備する工程（ａ）と、半導体基板１１の第１面上に第１金属配線１４ａ及び１４ｂを形成する工程（ｂ）と、半導体基板１１を厚さ方向に貫通する貫通孔１５を形成する工程（ｃ）と、貫通孔１５内に、第１金属配線１４ｂの裏面から半導体基板１１の第２面にまで延びる貫通電極１６を形成する工程（ｄ）と、半導体基板１１の第２面に凹部１７を形成する工程（ｅ）と、凹部１７内に、貫通電極１６と電気的に接続された第２金属配線１８を形成する工程（ｆ）とを備える。 （もっと読む）

【課題】デジタル回路と高周波回路とを混載した半導体装置において、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくする。
【解決手段】高周波回路１００の第１トランジスタ１２０，１４０の第１ゲート電極１２４，１４４から第１コンタクト１６２，１６６までの距離ａは、デジタル回路２００の第２トランジスタ２２０，２４０の第２ゲート電極２２４，２４４から第２コンタクト２６２，２６６までの距離ｂより大きい。第１コンタクト１６２，１６６は第１トランジスタ１２０，１４０のドレイン１２６，１４６に接続しており、第２コンタクト２６２，２６６は第２トランジスタ２２０，２４０のドレイン２２６，２４６に接続している。 （もっと読む）

【課題】電極材料のエッチバックが不均一であっても、縦型ＭＯＳトランジスタのゲート長のばらつきを小さくして、トランジスタ特性のばらつきを小さくした半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】半導体基板１０と、半導体基板１０から突出され、先端側に大径部３１が設けられ、大径部３１の基端側に小径部３３が設けられ、かつ、大径部３１の周端面３１ｃよりも小径部３３の周端面１ｃが後退されて段部１ｄが設けられたピラー部１と、ピラー部１の周端面１ｃに備えられた第１の絶縁膜２と、第１の絶縁膜２を介して少なくとも一部が段部１ｄに埋められた電極部３と、ピラー部１の基端側および先端側に設けられた不純物拡散領域１５、１６と、を具備し、電極部３の段部１ｄに埋められた部分の高さが、ピラー部１の全周に渡って均一の高さとされている半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】トレンチ金属酸化膜半導体素子及び終端構造を同時に製造するトレンチ金属酸化膜半導体素子及び終端構造の製造方法を提供する。
【解決手段】活性領域にトレンチ金属酸化膜半導体素子を形成するための複数の第１のトレンチ及び終端構造を形成するための第２のトレンチを形成する。次に、半導体基板の全領域にゲート酸化層を形成し、第１のトレンチ及び第２のトレンチに第１の導電材料を埋め込む。エッチバックプロセスを行い、余分な第１の導電材料を除去し、第２のトレンチにスペーサ１２２を形成するとともに、第１のトレンチのみに導電材料１４０を残す。次に、第１のトレンチ及び第２のトレンチに導電層間酸化層を形成する。次に、メサ表面１１５Ａ上のゲート酸化層を除去する。蒸着、リソグラフィック及びエッチングプロセスにより、終端構造酸化層１５０を形成する。第１の電極１６０Ａを所定の位置に形成する。 （もっと読む）

【課題】活性層を保護するとともにドレイン電極と画素電極との電気的導通を十分確保できるような保護層を設けたトランジスタアクティブ基板を提供する。
【解決手段】トランジスタアクティブ基板は、基板３０１、ゲート電極３０２、ゲート絶縁膜３０３、ソース電極３０４、ドレイン電極３０５および活性層３０６から構成される薄膜トランジスタ上に、保護膜３０７および画素電極３０８が配置されており、ドレイン電極３０５の表面粗さをＲａ（Ｍ）、保護膜３０７の膜厚をＤ（Ｉ）としたときに、Ｄ（Ｉ）≦Ｒａ（Ｍ）×１５の関係にある。 （もっと読む）

【課題】 縦型のショットキーダイオードの局所的な過熱を抑制する技術を提供する。
【解決方法】 半導体基板８の表裏両面にカソード電極１０とアノード電極６０が分かれて形成されている縦型のショットキーダイオード１であり、アノード・カソード間抵抗が低い構造とアノード・カソード間抵抗が高い構造の両者が形成されている。半導体基板８を平面視して２区画８０，８２に分割したときに、区画によって低抵抗構造と高抵抗構造が形成されている範囲の比率が相違し、区画によって平均抵抗値が変えられている。過熱しやすい区画における平均電流密度が下がり、局所的過熱が防止され、熱暴走の発生が防止される。 （もっと読む）

ＭＯＳゲートの一方の側部に近接しているショットキーバリアを有し、当該ゲートの他方の側部にドリフト領域の一端を有する集積低漏洩ショットキーダイオードである。ショットキー金属及びゲート酸化膜の下は、Ｐ層とそれを覆うＮ層のリサーフ構造であり、当該リサーフ構造がドリフト領域を形成し、当該ドリフト領域は本発明の１つの実施例においてダイオードのカソードで終端する。当該Ｎ層及びＰ層は、当該ゲートの下に上向きに凸の凹形状を有する。ゲート電極及びショットキー金属は、ダイオードのアノードに接続されている。Ｐ層が当該リサーフ構造とＮＩＳＯ領域との間にあり、ＮＩＳＯ領域が当該アノードとの電気的接続を有している。ショットキー金属の下のＰ＋層は、Ｐウェルを通してＰ−層と接続されている。
（もっと読む）

【課題】阻害反応物を用いてドーパント前駆体が利用可能な結合部位の一部を阻害することによって、堆積したドーパントの濃度および均一性を制御することができる。ＡＬＤプロセスにおいて、阻害反応物をドーパント前駆体の導入前に導入することができる、または阻害反応物およびドーパント前駆体を同時に導入することができる。
【解決手段】原子層堆積プロセス（ＡＬＤ）によって、基板表面または２つの薄膜間の界面をドープする方法が提供される。 （もっと読む）