薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
【課題】工程数の増大を引き起こさずに、遮光層で囲まれた薄膜トランジスタと同等以上の遮光能力を有する薄膜トランジスタおよびそれを用いた表示装置を提供する。
【解決手段】第１のゲート電極２と、第１のゲート電極２を覆う第１のゲート絶縁層３と、第１のゲート絶縁層３の上の半導体層６と、半導体層６の上の第２のゲート絶縁層７と、第２のゲート絶縁層７の上の第２のゲート電極８と、半導体層６に電気的に接続されたドレイン電極５及びソース電極４を有する薄膜トランジスタにおいて、半導体層６がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であり、第１のゲート電極２が下方から半導体層６への光の入射を遮り、第２のゲート電極８が上方から半導体層６への光の入射を遮り、第２のゲート電極８は第１のゲート絶縁層３及び第２のゲート絶縁層７を貫通して第１のゲート電極２と電気的に接続され、少なくとも一方の側方から半導体層６に入射する光を遮る。
【解決手段】第１のゲート電極２と、第１のゲート電極２を覆う第１のゲート絶縁層３と、第１のゲート絶縁層３の上の半導体層６と、半導体層６の上の第２のゲート絶縁層７と、第２のゲート絶縁層７の上の第２のゲート電極８と、半導体層６に電気的に接続されたドレイン電極５及びソース電極４を有する薄膜トランジスタにおいて、半導体層６がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であり、第１のゲート電極２が下方から半導体層６への光の入射を遮り、第２のゲート電極８が上方から半導体層６への光の入射を遮り、第２のゲート電極８は第１のゲート絶縁層３及び第２のゲート絶縁層７を貫通して第１のゲート電極２と電気的に接続され、少なくとも一方の側方から半導体層６に入射する光を遮る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法に関する。特に、ダブルゲート型の薄膜トランジスタ、ダブルゲート型の薄膜トランジスタを用いた表示装置及びダブルゲート型の薄膜トランジスタの製造方法に関する。なお本明細書におけるダブルゲート型とは、半導体層の上側（一方の面側）および下側（他方の面側）に、ゲート絶縁膜を介してゲート電極が存在する構造を意味する。
【背景技術】
【０００２】
薄膜トランジスタは、電界効果トランジスタの一種であり、主にアクティブマトリクス駆動の液晶ディスプレイや有機ＥＬディスプレイに応用されている。現在は、半導体層に多結晶シリコンを使用する多結晶シリコン薄膜トランジスタと、非晶質シリコンを使用する非晶質シリコン薄膜トランジスタが主流である。電子の移動度が、非晶質シリコン薄膜トランジスタの移動度より数百倍大きい多結晶シリコン薄膜トランジスタは、高温形成タイプのほかに低温形成タイプの技術が完成し、難しかった大型化への対応も期待されている。一方、非晶質シリコン薄膜トランジスタは、大面積化、製造プロセスの低コスト化が容易なため、薄膜トランジスタの主流として幅広い分野で利用されている。
【０００３】
近年、新しい種類の薄膜トランジスタとして、ＺｎＯを主成分として用いた透明酸化物多結晶薄膜を半導体層に用いた薄膜トランジスタの開発が活発に行われている（特許文献１参照）。上記薄膜は、低温で形成することができ、かつ可視光に対して透明であるため、プラスチック板やフィルムなどの基板上に、フレキシブルで透明な薄膜トランジスタを形成することができる。また、非特許文献１には、インジウム、ガリウム、亜鉛、酸素から成る透明非晶質酸化物半導体を薄膜トランジスタの半導体層に用いる技術が開示されている。さらに、室温でポリエチレンテレフタレート（ＰＥＴ）フィルムなどの基板上に、高い移動度を示すフレキシブルで透明な薄膜トランジスタを形成することも可能であると示されている。
【０００４】
上記薄膜トランジスタに共通の課題として、半導体層が光に曝されることで生じる電気的特性の劣化がある。具体的には、光照射によって半導体層中にキャリアが生成され、それによって、ドレイン電流（Ｉｄｓ）−ゲート電圧（Ｖｇｓ）特性（伝達特性）のオフ電流やオン電圧の絶対値が増大する。非特許文献２には、非晶質シリコン薄膜トランジスタに波長６００ｎｍの光を照射することによって、オフ電流が増大することが示されている。また、非特許文献３には、透明非晶質酸化物半導体薄膜トランジスタに種々の波長の光を照射することによって、オン電圧が負側に大きくシフトすることが示されている。例えば、アクティブマトリクス駆動の液晶ディスプレイや有機ＥＬディスプレイにおいては、伝達特性のオフ電流が増大することによって、コントラストの低下などの不具合が生じる。また、オン電圧のシフトによっては、回路上必要な所望の閾値が得られなかったり、回路の動作点がずれたりするなどの問題が顕著となる。例えば、アクティブマトリクス駆動有機ＥＬディスプレイの画素回路における駆動用薄膜トランジスタは、ドレインとソースの間に流れる電流によって有機ＥＬ素子の発光強度を制御している。そのため、オン電圧のシフトによって所望の発光強度が得られない不具合が生じる。
【０００５】
この課題を解決するために、薄膜トランジスタの半導体部に光が照射されないように、光を遮る材料を用いて、薄膜トランジスタの上に上部遮光膜を、下に下部遮光膜を設ける手法が一般的に用いられている。さらに、特許文献２および３には、上部および下部遮光層に加えて、半導体の側面から入射する光を遮る側壁遮光層をそれらに接続して設けることで、多結晶シリコン半導体層に照射される光を、より効果的に遮る方法が示されている。また、特許文献４には、酸化物半導体を半導体層に用いた薄膜トランジスタにおける遮光層に関する技術が開示されている。該特許文献によれば、可視光に対して透明であるとされている透明非晶質酸化物半導体であっても、特定の可視光領域の光が入射することで、光誘起の電気伝導度変化が生じる。これに対し、ソース電極と、ドレイン電極と、ゲート電極と、活性層とは別に、遮光層を設けることで薄膜トランジスタの安定動作が可能であるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−７６３５６号公報
【特許文献２】特開２００２−１９６３６２号公報
【特許文献３】特開２００４−１７０６５６号公報
【特許文献４】特開２００７−１１５９０２号公報
【非特許文献】
【０００７】
【非特許文献１】K.Nomuraet al., Nature, Vol. 432（2004-11）（英）,p.488-492
【非特許文献２】C.vanBerkel et al., Journal of Applied Physics, 60 (1986) p.1521
【非特許文献３】D. P.Gosain et al., 7-2, AM-FPD2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献２、３および４に開示されている発明においては、上部、下部および側壁遮光層ともに、薄膜トランジスタを構成する層、すなわち、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極とは別に設ける構成になっている。そのため、薄膜トランジスタを作製する工程とは別に遮光層を作製する必要があるため、工程数の増大を引き起こしていた。本発明は、上記課題に鑑みてなされたものであり、工程数の増大を引き起こさずに、先行技術と同等以上の遮光能力を有する薄膜トランジスタおよびそれを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するための手段として、第１のゲート電極と、該第１のゲート電極を覆う第１のゲート絶縁層と、該第１のゲート絶縁層の上の半導体層と、該半導体層の上の第２のゲート絶縁層と、該第２のゲート絶縁層の上の第２のゲート電極と、前記半導体層に電気的に接続されたドレイン電極及びソース電極を有する薄膜トランジスタであって、前記半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であり、前記第１のゲート電極が下方から前記半導体層への光の入射を遮り、前記第２のゲート電極が上方から前記半導体層への光の入射を遮り、前記第２のゲート電極は前記第１のゲート絶縁層及び前記第２のゲート絶縁層を貫通して前記第１のゲート電極と電気的に接続され、少なくとも一方の側方から前記半導体層に入射する光を遮ることを特徴とする薄膜トランジスタを提供する。
【発明の効果】
【００１０】
本発明によれば、工程数の増大を引き起こさずに、遮光層で囲まれた薄膜トランジスタと同等以上の遮光能力を有する薄膜トランジスタおよびそれを用いた表示装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明を実施するための最良の形態による薄膜トランジスタの製造工程を示すフローチャートである。
【図２】本発明の一実施形態としての薄膜トランジスタの製造工程を示す断面図である。
【図３】本発明の一実施形態としての薄膜トランジスタの製造工程を示す断面図である。
【図４】本発明の実施例１の薄膜トランジスタの製造工程を示す断面図である。
【図５】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図６】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図７】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図８】非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を半導体層に用いた薄膜トランジスタの、移動度の半導体膜厚依存性のデータである。
【図９】非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を半導体層に用いたチャネルエッチ型薄膜トランジスタの伝達特性である。
【図１０】非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を半導体層に用いたチャネルエッチ型薄膜トランジスタのＳ値の熱処理温度依存性のデータである。
【図１１】本発明の実施例３の薄膜トランジスタの製造工程を示す断面図である。
【図１２】本発明の実施例３の薄膜トランジスタの製造工程を示す断面図である。
【図１３】本発明の実施例６の薄膜トランジスタの製造工程を示す断面図である。
【図１４】本発明の実施例６の薄膜トランジスタの製造工程を示す断面図である。
【図１５】本発明の実施例７の薄膜トランジスタの製造工程を示す断面図である。
【図１６】本発明の実施例７の薄膜トランジスタの製造工程を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照して本発明を実施するための最良の形態を説明する。製造方法は六つの工程から構成され、その流れは図１のフローチャートに示すとおりである。図２及び図３は、本発明の一実施形態である薄膜トランジスタの製造工程を示す断面図である。
図２及び図３には、薄膜トランジスタとしてボトムコンタクト型薄膜トランジスタを示しているが、薄膜トランジスタの構成はこの他にも、トップコンタクト型やプレーナ型等にも適用することができる。図３には、側壁遮光層の設け方によって２種類の構造の薄膜トランジスタが示されている（図３（ｇ）および（ｈ））。両者ともにダブルゲート駆動となるため、シングルゲート駆動と比べて高い電流能力を有する点で同等である。
一方はコンタクトホールの形成が片側だけで済むため、素子が占有する面積を減らすことができる（図３（ｈ））。しかしながら、側壁遮光層が半導体層の片側にしか設けられていないため、薄膜トランジスタ同士を隣り合わせて配置するか、遮光能力を有する配線の隣に配置するなどの遮光能力を高めるための処置が必要である。両者は、使用する場面に応じて何れか好適な方を選択することができる。
【００１３】
薄膜トランジスタは、図３（ｇ）および（ｈ）に示すように、基板１の上に、第１のゲート電極２、第１のゲート絶縁層３、ソース電極４、ドレイン電極５、半導体層６、第２のゲート絶縁層７、第２のゲート電極８、が順に積層した構造を有する。
基板１は、絶縁性の基板である。例えば、基板１はガラス基板でよい。基板１として、ポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることによりフレキシブルな基板上で薄膜トランジスタを製造することもできる。
【００１４】
まず、第１工程として、基板１の上に、第１の導電性の膜を形成する。第１の導電性の膜には、金属からなる膜を用いる。導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。第１の導電性の膜の可視光に対する透過率は、遮光の観点から１％以下が好ましく、さらに好ましくは０．１％以下、特に好ましくは０．０１％以下である。
第１の導電性の膜の層数は単層であっても、複数膜の積層であっても良い。その成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。第１の導電性の膜をパターニングして、第１のゲート電極２を形成する（図１のステップＳ１１）。ここまでの工程で形成された構造を図２（ａ）に示す。
【００１５】
次に、第２の工程として、第１のゲート電極２の上に第１の絶縁体膜を形成する。第１の絶縁体膜は、酸化物、炭化物、窒化物、弗化物及びそれらの化合物で構成される群から選択される無機材料からなる。例えば、第１の絶縁体膜には、少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを絶縁体膜として用いることがより好ましい；
ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３
【００１６】
またこの他に、ＳｉＮｘに代表される金属窒化物（ＭＮｘ、ただしＭは金属元素）を用いても良い。
またこの他に、ＳｉＯｘＮｙに代表される金属酸窒化物（ＭＯｘＮｙ、ただしＭは金属元素）を用いても良い。
第１の絶縁体膜の成膜法としては、化学気相堆積法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。ただし、成膜法はこれらの方法に限られるものではない。そして、第１の絶縁体膜をパターニングし、第１のゲート電極２を覆う第１のゲート絶縁層３を形成する（図１のステップＳ１２）。ここまでの工程で形成された構造を図２（ｂ）に示す。
【００１７】
次に第３の工程として、第１のゲート絶縁層３の上に第２の導電性の膜を堆積する。第２の導電性の膜には、Ｍｏに代表される、少なくとも１種の金属からなる膜を用いる。この他に、ＩＴＯ（酸化インジウムスズ）に代表される導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。膜は単層であっても、複数膜の積層であっても良い。第２の導電性の膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。第２の導電性の膜をパターニングして、ソース電極４およびドレイン電極５を形成する（図１のステップＳ１３）。ここまでの工程で形成された構造を図２（ｃ）に示す。
【００１８】
次に、第４の工程として、第１のゲート絶縁層３、ソース電極４およびドレイン電極５の上に半導体膜を形成する。半導体におけるバンドギャップと真性キャリア密度は負の相関を有するため、バンドギャップが大きくなると、真性キャリア密度が小さくなる。真性キャリア密度の自乗が多数キャリア密度と少数キャリア密度の積に等しいため、多数キャリア濃度を一定とすると、少数キャリア濃度が小さくなる。少数キャリアは半導体層中において反転層を形成し、薄膜トランジスタの伝達特性におけるオフ電流の増大を引き起こすため、少ないほうが好ましい。発明者らは、詳細な検討の結果、半導体のバンドギャップが３ｅＶ以上であれば、伝達特性に影響を及ぼすほどの反転層が形成されないことを明らかにした。そのため、前記半導体膜は、バンドギャップが３ｅＶ以上であることが好ましい。さらに望ましくは、半導体膜には、Ｚｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上含む非晶質酸化物半導体を用いる。非晶質酸化物を用いることによって、半導体層の非晶質性に起因した、薄膜トランジスタの電気的特性の大面積均一性や近距離均一性を向上させることができる。
【００１９】
また、薄膜トランジスタを作製、使用する上で問題となる事項の一つに、ドレイン電流（Ｉｄｓ）−ゲート電圧（Ｖｇｓ）特性（伝達特性）において現れる瘤、すなわちハンプ（ｈｕｍｐ）がある。ハンプが発生することで、回路上必要な所望の閾値が得られなかったり、回路の動作点がずれたりするなどが顕著となる。ポリシリコン薄膜トランジスタにおいては、メサ分離構造を有する場合、ゲート電極と重なる半導体層領域において半導体膜のパターンエッジ及びその近傍を電流経路とする、サブチャネルトランジスタが形成される。ここで、メサ分離構造とは、メサアイソレーション構造による分離構造のことをいう。メサ分離構造の薄膜トランジスタでは、半導体膜の側壁部に電界が集中するために、側壁部のサブチャネルトランジスタがそれ以外の部分からなる薄膜トランジスタよりもオンしやすくなる。そのため、伝達特性において、サブチャネルトランジスタのオンによる寄生特性によるハンプが現れる。ところが、上記の酸化物半導体を半導体層に用いた薄膜トランジスタの場合、ポリシリコン薄膜トランジスタとはトランジスタ動作の機構が異なる。すなわち、酸化物半導体薄膜トランジスタでは、電界が強く印加されるほどオフ状態が保たれる。したがって、メサ分離構造の薄膜トランジスタであっても、伝達特性におけるハンプの形成が抑制できる。この理由によっても、前記半導体膜には酸化物半導体を用いることが好ましい。なお、本発明における酸化物半導体とは、該酸化物半導体を活性層に用いた薄膜トランジスタにおいて、オン状態とオフ状態とでドレイン電流が少なくとも２桁以上変化するものである。
半導体膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法や、スピンコート法、ドクターブレード法、スクリーン印刷法、インクジェット印刷法などの液相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。そして、半導体膜をパターニングして、半導体層６を形成する（図１のステップＳ１４）。ここまでの工程で形成された構造を図２（ｄ）に示す。
【００２０】
次に、第５の工程として、半導体層４の上に第２の絶縁体膜を形成する。第２の絶縁体膜は、酸化物、炭化物、窒化物、弗化物及びそれらの化合物で構成される群から選択される無機材料からなる。例えば、第２の絶縁体膜としては、少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを用いることがより好ましい；
ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３この他に、ＳｉＮｘに代表される金属窒化物（ＭＮｘ、ただしＭは金属元素）を用いても良い。ＳｉＯｘＮｙに代表される金属酸窒化物（ＭＯｘＮｙ、ただしＭは金属元素）を用いても良い。第２の絶縁体膜の成膜法としては、化学気相堆積法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。そして、第２の絶縁体膜をパターニングして、第２のゲート絶縁層７を形成する（図１のステップＳ１５）。この際、第１のゲート絶縁層３も一括でパターニングして第１のゲート電極２を露出させ、コンタクトホールを形成する。コンタクトホールは、遮光しようとする薄膜トランジスタのチャネル長方向への正射影の幅が該薄膜トランジスタのチャネル長よりも大きくなるように作製する。またこの際、コンタクトホールを、半導体層６を挟んだ両側に形成する（図３（ｅ））か、あるいは片側に形成する（図３（ｆ））かを選択することができる。
【００２１】
次に、第６の工程として、第２のゲート絶縁層７の上に第３の導電性の膜を形成する。第３の導電性の膜には、Ｍｏに代表される金属からなる膜を用いる。この他に、ＩＴＯに代表される導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。第３の導電性の膜は単層であっても、複数膜の積層であっても良い。第３の導電性の膜の可視光に対する透過率は、遮光の観点から１％以下が好ましく、さらに好ましくは０．１％以下、特に好ましくは０．０１％以下である。第３の導電性の膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。そして、第３の導電性の膜をパターニングして、第２のゲート電極８を形成する（図１のステップＳ１６）。ここまでの工程で形成された構造を図３（ｇ）および図３（ｈ）に示す。なお、図３（ｈ）において、第１のゲート電極２と第２のゲート電極８が接続しているのとは逆側、すなわち図において右側に伸びる第２のゲート電極８は、長く伸ばすことによって遮光性能を向上させることができる。第１のゲート電極２についても同様に、長く伸ばすことによって遮光性能を向上させることができる。
【００２２】
以上説明した例が、本発明の薄膜トランジスタの製造工程である。第１のゲート電極は下方から半導体層への光の入射を遮る遮光層として、第２のゲート電極は上方から半導体層への光の入射を遮る遮光層として機能するため、工程数を増やさずに遮光層を設けることができる。また、従来技術と比較して、遮光層が空間的に半導体層に近い位置に形成されるため、より高い遮光能力を有する。このとき、第２のゲート電極が第１のゲート絶縁層及び第２のゲート絶縁層を貫通して第１のゲート電極と電気的に接続され、側方から半導体層に入射する光を遮る側壁遮光層として機能するため、側方から半導体層に入射する光に対しても高い遮光能力を有する。さらに、第１のゲート電極と第２のゲート電極が電気的に接続されており、上下両方向からの電界効果によって半導体層中により多くのキャリアが誘起されるため、該薄膜トランジスタは高い駆動能力を有する。なお、半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であれば、上記効果を得るための薄膜トランジスタの構造は問わない。すなわち、チャネル部とソース・ドレイン電極との接続方法で分別すれば、トップコンタクト型およびボトムコンタクト型（ダブルゲート構造においては両者は同等）、コプレーナ型に適用できる。また、半導体層上面の処理方法で分別すれば、チャネルエッチ型およびチャネル保護型に適用できる。ところが、現在最も広く使用されている薄膜トランジスタのひとつである、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタには本手法を適用して同効果を得ることはできない。その理由は以下に説明する通りである。チャネルエッチ型水素化非晶質シリコン薄膜トランジスタにおける半導体層の上側表面はドライエッチングによって削られて形成されたものであるため、エッチング起因のダメージ、例えば欠陥等が多く残存している。これらは後工程では取り除くことができない。このような状態においてトップゲート（片側）駆動を行うと、前記ダメージを有する膜厚範囲にチャネルが形成されるため、主に伝達特性におけるヒステリシスの増大、サブスレッショルド特性の悪化、ストレス耐性の低下などの特性劣化が引き起こされる。したがって、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタは通常ボトムゲート駆動で使用され、トップゲート駆動を行うことはない。以上の理由から、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタでダブルゲート駆動を行うと、半導体のバックチャネル側にもチャネルが形成されるため、前述の特性劣化の影響を受けてしまう。このため、同様の素子構成から成るボトムゲート（片側）駆動の場合よりも特性は悪化してしまう。
【００２３】
一方、我々が鋭意研究した結果、半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であれば、後述の工程を経ることによって上述のような特性劣化を抑制できることが明らかになった。前記工程は２つに大別される。それぞれは単独に行っても効果を奏するし、組み合わせて行っても効果を奏する。
工程の一は、チャネルエッチ型薄膜トランジスタの製造におけるソース・ドレイン電極形成のためのエッチング時に半導体層表層に形成された欠陥を多く含む層を、別工程のエッチングによって取り除くものである。前記別工程のエッチングは、半導体層に与えるダメージを小さくする観点から、ウェットエッチングを用いる。
【００２４】
図８には半導体層に非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を用いた薄膜トランジスタにおける、移動度の半導体膜厚依存性を示すが、半導体膜厚が１０ｎｍでは移動度の劣化が見られた。したがって、半導体層のエッチング深さは、半導体層の厚さをｄとした場合、１ｎｍ以上、（ｄ−１０）ｎｍ以下とする。１ｎｍを下回るエッチングは制御性の観点から困難であるし、（ｄ−１０）ｎｍを超えるエッチングは、上述のとおり、移動度の劣化が起こってしまう。
【００２５】
また図９（ａ）に、半導体層のエッチングを行っていない薄膜トランジスタの伝達特性を、図９（ｂ）には、半導体層を１０ｎｍエッチングした薄膜トランジスタの伝達特性を示す。それぞれ、トップゲート駆動時とボトムゲート駆動時の特性が記載されている。半導体層のエッチングを行っていない場合は、両者に大きな差があり、特にトップゲート駆動時に大きなヒステリシスが見られた（図９（ａ））。一方、半導体層を１０ｎｍエッチングした場合は、両者はほぼ同じ特性であり、図９（ａ）で見られたトップゲート駆動時の大きなヒステリシスは見られなかった。この実験事実に基づき、好ましくは、半導体層のエッチング深さは、１０ｎｍ以上、（ｄ−１０）ｎｍ以下とする。なお、本明細書中にデータは示していないが、上述のとおり半導体層のウェットエッチング処理を施すことによって、伝達特性におけるサブスレッショルド特性の向上、ストレス耐性の向上が確認できている。よってエッチング深さを上述の範囲に収めることで、欠陥を多く含む層を含まず、かつ安定動作する薄膜トランジスタを得ることができる。
【００２６】
一方の工程の一は、熱処理である。図１０に非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を用いたチャネルエッチ型薄膜トランジスタにおけるＳ値の熱処理温度依存性を示す。熱処理は薄膜トランジスタ完成後に行い、熱処理時間はいずれも１時間である。図中には、前記半導体層のウェットエッチング処理の有無で２系統の結果が重ね書きされている。エッチング処理なしの方に着目すると、２００℃以上の熱処理を施すことで、Ｓ値の減少が確認できた。これは前述の、ソース・ドレイン電極形成のためのエッチング時に半導体層表層に形成された多くの欠陥に起因するＳ値の増大が熱処理によって抑制できることを示している。したがって、熱処理温度は２００℃以上５００℃以下とする。熱処理温度の上限を５００℃としたのは、５００℃以上の熱処理を施すと半導体層が結晶化して、デバイス特性の近距離均一性が悪化してしまうためである。また、同図から、２５０℃以上の熱処理を施すことで、前記半導体層のウェットエッチング処理を施した場合と同等のＳ値になることが分かる。この実験事実に基づき、好ましくは、熱処理温度は２５０℃以上５００℃以下とする。なお、本明細書中にデータは示していないが、上述のとおり熱処理を施すことによって、伝達特性におけるヒステリシスの減少、ストレス耐性の向上が確認できている。上記熱処理は、半導体層上に絶縁層を形成する工程より後に行うことによって前記効果を奏する。
以上で説明したとおり、ソース・ドレイン電極形成のためのエッチング後のウェットエッチング処理や２００℃以上の熱処理を含む後工程を実施する。かかる後工程を実施することで、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタで見られる前述のような特性劣化は起こらないことが明らかになった。よって、本実施形態は、薄膜トランジスタのうち、半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体のものに適していると言える。
【実施例】
【００２７】
以下、本発明の具体的な実施例について、さらに詳細に説明する。
（実施例１）
図４（ｆ）は、本発明の実施例１の薄膜トランジスタの構成を示す断面図である。図４（ｆ）に示すように、本実施例は、ボトムコンタクト型薄膜トランジスタの例である。図４の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、ソース電極４、ドレイン電極５、半導体層６、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。まず、基板１の上に、厚さ１００ｎｍのＭｏ薄膜を作製する。本実施例では、アルゴンガスの雰囲気中でＤＣマグネトロンスパッタ法により、Ｍｏ薄膜を形成する。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工して、第１のゲート電極２を形成する（図４（ａ））。
【００２８】
次に、第１のゲート電極２の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を作製する。成膜条件は、基板温度を３４０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａである。堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法によりパターニングし、第１のゲート絶縁層３を形成する（図４（ｂ））。なお、１ｓｃｃｍは、１．６９ｘ１０−４Ｐａ・ｍ３／ｓｅｃである。次に、第１のゲート絶縁層３の上に、ＤＣマグネトロンスパッタ法により、厚さ３０ｎｍのＩＴＯ薄膜を形成する。成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．２Ｐａである。こうして作製したＩＴＯ薄膜は非晶質である。次に、堆積したＩＴＯ薄膜を、フォトリソグラフィ法とウェットエッチング法により加工する。次に加工したＩＴＯ薄膜を２７０℃で２０分間熱処理することにより、多結晶ＩＴＯ薄膜とし、ソース電極４及びドレイン電極５を形成する（図４（ｃ））。
【００２９】
次に、ゲート絶縁層４、ドレイン電極５及びソース電極６の上に、ＤＣマグネトロンスパッタ法により、厚さ４０ｎｍの酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を形成する。成膜条件は、基板温度を室温、投入パワーを２００Ｗ、アルゴンと酸素の混合ガスを２５ｓｃｃｍ、チャンバー圧力を０．５Ｐａである。こうして作製したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は粗１：１：１：４である。次に、堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチング法によりパターニングし、半導体層６を形成する（図４（ｄ））。
【００３０】
次に、半導体層４の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を作製する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａである。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法によりパターニングし、第２のゲート絶縁層７を形成する。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図４（ｅ））。
【００３１】
次に、第２のゲート絶縁層７の上に厚さ２００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、第２のゲート電極８を形成する（図４（ｆ））。
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
【００３２】
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【００３３】
（実施例２）
図７（ｈ）は、本発明の実施例２の表示装置の構成を示す断面図である。図７（ｈ）に示すように、本実施例における表示装置は、実施例１に示した薄膜トランジスタと有機ＥＬ素子から構成されるものである。図７（ｈ）の薄膜トランジスタ１００は、基板１の上に設けられる。さらに詳しくは、薄膜トランジスタ１００は、第１のゲート電極２、第１のゲート絶縁層３、ソース電極４、ドレイン電極５、半導体層６、第２のゲート絶縁層７、第２のゲート電極８から構成される。また図７（ｈ）の有機ＥＬ素子２００は、第１のゲート絶縁層３の上に設けられる。さらに詳しくは、有機ＥＬ素子２００は、透明アノード電極９、正孔注入層１０、有機発光層１１、電子注入層１２、カソード電極１３から構成される。さらに、素子全体を被うようにガラス封止層１４を設ける。
【００３４】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。まず、基板１の上に、厚さ１００ｎｍのＭｏ薄膜を形成する。本実施例では、アルゴンガスの雰囲気中でＤＣマグネトロンスパッタ法により、Ｍｏ薄膜を堆積する。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工して、第１のゲート電極２を形成する（図５（ａ））。
【００３５】
次に、第１のゲート電極２の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を３４０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとして堆積する。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法によりパターニングし、第１のゲート絶縁層３を形成する（図５（ｂ））。
【００３６】
次に、第１のゲート絶縁層３の上に、ＤＣマグネトロンスパッタ法により、厚さ３０ｎｍのＩＴＯ薄膜を形成する。
成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．２Ｐａとする。こうして堆積したＩＴＯ薄膜は非晶質である。次に、堆積したＩＴＯ薄膜を、フォトリソグラフィ法とウェットエッチング法により加工する。次に加工したＩＴＯ薄膜を２７０度で２０分間熱処理することにより、多結晶ＩＴＯ薄膜とし、ソース電極４、ドレイン電極５、および透明アノード電極９を形成する（図５（ｃ））。
【００３７】
次に、ゲート絶縁層４、ドレイン電極５及びソース電極６の上に、ＤＣマグネトロンスパッタ法により、厚さ４０ｎｍの酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を形成する。成膜条件は、基板温度を室温、投入パワーを２００Ｗ、アルゴンと酸素の混合ガスを２５ｓｃｃｍ、チャンバー圧力を０．５Ｐａとする。こうして堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は粗１：１：１：４である。次に、堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチング法により加工し、半導体層６を形成する（図５（ｄ））
【００３８】
次に、半導体層４の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとする。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法により加工し、第２のゲート絶縁層７を形成する。この際、第１のゲート絶縁層３を一括してエッチングすることによって、第１のゲート電極２を露出させる（図６（ｅ））。
【００３９】
次に、第２のゲート絶縁層７の上に厚さ２００ｎｍのＭｏ薄膜を形成する。成膜条件は第１のゲート電極作製時と同じとする。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工して、第２のゲート電極８を形成する（図６（ｆ））。
次に、第２のゲート電極８の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとする。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法により加工し、保護層１５を形成する（図６（ｇ））。
【００４０】
次に、素子の上方より紫外線を照射し、透明アノード電極９の表面を洗浄する。次に、露出させた透明アノード電極９の上に、有機ＥＬ層を形成する。有機ＥＬ層は、正孔注入層１０、有機発光層１１、電子注入層１２をこの順に積層して形成する。上記のように形成された有機ＥＬ層の上に、カソード電極１３を形成する。最後に、ガラス封止層１４を用いて素子を封止する（図７（ｈ））。
上記のように、工程を増やすことなく作製された表示素子における薄膜トランジスタ１００は、工程中に照射される紫外線や、有機ＥＬ素子からの迷光、および外光に対して高い遮光能力を有する。
【００４１】
駆動能力と遮光能力の評価方法と結果は実施例１と同じあった。有機ＥＬ素子からの迷光と外光は、実験に使用したＵＶ光と比べると薄膜トランジスタに及ぼす影響が小さいと考えられる。したがって、ＵＶ光照射に対する遮光能力を十分に有していれば、これらに対しても十分な遮光能力を有していると判断した。ＵＶ光照射によって起こりうる、立ち上がり電圧のシフトとオフ電流の増大はいずれも有機ＥＬ素子を駆動するためにはある閾値以下に抑える必要があるが、今回の実験結果はそれを満たすものと考える。
【００４２】
（実施例３）
図１２（ｆ）は、本発明の実施例３の薄膜トランジスタの構成を示す断面図である。図中には、薄膜トランジスタのチャネル長方向に垂直な断面（左）と、チャネル幅方向に垂直な断面（右）を示した。図１２（ｆ）に示すように、本実施例は、チャネルエッチ型薄膜トランジスタの例である。なお、本実施例では、側壁遮光層が半導体層の両側に存在する形態について説明するが、同様の手順により、側壁遮光層が半導体層の片側に存在する形態も作製することができる。図１１、図１２の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、半導体層６、ソース電極４、ドレイン電極５、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
【００４３】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。まず、基板１の上に、第１のゲート電極２を形成する（図１１（ａ））。第１のゲート電極２の作製条件は実施例１と同様である。
次に、第１のゲート電極２の上に、第１のゲート絶縁層３を形成する（図１１（ｂ））。第１のゲート絶縁層３の作製条件は実施例１と同様である。
次に、第１のゲート絶縁層３の上に、半導体層６を形成する（図１１（ｃ））。半導体層６の作製条件は実施例１と同様である。
【００４４】
次に、第１のゲート絶縁層３および半導体層６の上に、ＤＣマグネトロンスパッタ法により、厚さ１００ｎｍのＭｏ薄膜を形成する。成膜条件は、基板温度を室温、投入パワーを４００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．５Ｐａである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工することで、ソース電極４及びドレイン電極５を形成する（図１２（ｄ））。この際、ドライエッチングにより半導体層６が５ｎｍエッチングされた。
【００４５】
次に、半導体層６、ソース電極４及びドレイン電極５の上に、第２のゲート絶縁層７を形成する。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図１２（ｅ））。第２のゲート絶縁層７の作製条件は実施例１と同様である。
次に、第２のゲート絶縁層７の上に第２のゲート電極８を形成する（図１２（ｆ））。第２のゲート電極８の作製条件は実施例１と同様である。
【００４６】
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【００４７】
（実施例４）
本実施例では、チャネルエッチ型薄膜トランジスタに対し、熱処理を行った例を示す。薄膜トランジスタは、実施例３と同様の手順で作製する。薄膜トランジスタ完成後、ホットプレートにより、それぞれ、２００℃、２５０℃、３００℃の熱処理を１時間実施した。図１０に示すように、２００℃以上の熱処理を施すことによって、Ｓ値の減少が確認できた。これは、熱処理によって半導体層上層に存在するプロセス起因のダメージが回復したことによる。なお、遮光能力及び駆動能力は、熱処理の有無で大きな変化はなかった。本実施例では、薄膜トランジスタ完成後に熱処理を実施した場合について記述しているが、半導体層上に絶縁層を堆積する工程以降であれば、いずれの段階で熱処理を行っても、同様の効果が得られることを確認している。
【００４８】
（実施例５）
本実施例では、チャネルエッチ型薄膜トランジスタに対し、ソース電極及びドレイン電極形成後のウェットエッチング処理を行った例を示す。薄膜トランジスタは、該ウェットエッチング処理を除いては、実施例３と同様の手順で作製する。該ウェットエッチング処理は、実施例１において半導体層をウェットエッチした塩酸を４倍希釈したものをエッチャントとして用いて行った。該ウェットエッチングによってエッチングした半導体層の厚さは１０ｎｍであった。図１０に示すように、該ウェットエッチングを施すことによって、未熱処理であっても、ウェットエッチング未処理のものと比べてＳ値が減少した。これは、半導体層上層に存在するプロセス起因のダメージを含む層がウェットエッチングにより除去できたことによる。なお、遮光能力及び駆動能力は、該ウェットエッチング処理の有無で大きな変化はなかった。また、図１０に示すように、該ウェットエッチング処理を施した試料に関しても、薄膜トランジスタ完成後に２００℃以上の熱処理を実施することで、さらにＳ値が減少した。したがって、該ウェットエッチング処理に加えて、実施例４で説明した熱処理を実施することも有効である。
【００４９】
（実施例６）
図１４（ｆ）は、本発明の実施例６の薄膜トランジスタの構成を示す断面図である。図中には、薄膜トランジスタのチャネル長方向に垂直な断面（左）と、チャネル幅方向に追直な断面（右）を示した。図１４（ｆ）に示すように、本実施例は、コプレーナ型薄膜トランジスタの例である。なお、本実施例では、側壁遮光層が半導体層の両側に存在する形態について説明するが、同様の手順により、側壁遮光層が半導体層の片側に存在する形態も作製することができる。図１３、１４の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、半導体層６、ソース電極４、ドレイン電極５、ストッパ層１０、保護層１１、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
【００５０】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。
まず、基板１の上に、第１のゲート電極２を形成する（図１３（ａ））。第１のゲート電極２の作製条件は実施例１と同様である。
次に、第１のゲート電極２に、第１のゲート絶縁層３を形成する（図１３（ｂ））。第１のゲート絶縁層３の作製条件は実施例１と同様である。
【００５１】
次に、第１のゲート絶縁層３の上に、半導体層６を形成する（図１３（ｃ））。半導体層６の作製条件は実施例１と同様である。
次に、半導体層６の上に、プラズマＣＶＤ法により厚さ３００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を１６ｓｃｃｍ、Ｎ２Ｏを４００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとする。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法により加工し、ストッパ層１０を形成する（図１４（ｄ））。
【００５２】
次に、ストッパ層１０及び半導体層６の上に、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＯＮ薄膜を作製する。このプラズマＣＶＤ法によるＳｉＯＮの形成時の基板温度は２５０℃とする。また、プロセスガスには、ＳｉＨ４、ＮＨ３、Ｎ２Ｏを用いる。ガス流量比はＳｉＨ４：ＮＨ３：Ｎ２Ｏ＝２：３：５０とする。また、投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ２、１５０Ｐａとする。この際、半導体層６のうち、ＳｉＯＮ薄膜と接している領域は、ＳｉＯＮ薄膜の成膜雰囲気と、その薄膜中に含まれる水素の影響により、著しく低抵抗化する。このように低抵抗化した半導体層６の領域を、ドレイン電極５及びソース電極４として使用する（図１４（ｅ））。
次に、ＳｉＯＮ薄膜を、フォトリソグラフィ法と、ウェットエッチング法によりパターニングし、保護層１１を形成する。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図１４（ｅ））。
【００５３】
次に、保護層１１の上に厚さ１００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とウェットエッチング法により微細加工して、第２のゲート電極８を形成する（図１４（ｆ））。このとき、第２のゲート電極８と半導体層６に挟まれた、ストッパ層１０と保護層１１が第２のゲート絶縁層７として機能する。
図１４（ｆ）の右側の図に示すように、第２のゲート電極８が第１のゲート絶縁層３及び第２のゲート絶縁層７を貫通して第１のゲート電極２と電気的に接続する領域の、薄膜トランジスタのチャネル長方向への正射影の幅Ｗが薄膜トランジスタのチャネル長Ｌ（図１４（ｅ）の右側の図）よりも大きい。
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
【００５４】
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【００５５】
（実施例７）
図１６（ｇ）は、本発明の実施例７の薄膜トランジスタの構成を示す断面図である。図中には、薄膜トランジスタのチャネル長方向に垂直な断面（左）と、チャネル幅方向に追直な断面（右）を示した。図１６（ｇ）に示すように、本実施例は、チャネル保護型薄膜トランジスタの例である。なお、本実施例では、側壁遮光層が半導体層の両側に存在する形態について説明するが、同様の手順により、側壁遮光層が半導体層の片側に存在する形態も作製することができる。図１５、１６の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、半導体層６、ソース電極４、ドレイン電極５、ストッパ層１０、保護層１１、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
【００５６】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。
まず、基板１の上に、第１のゲート電極２を形成する（図１５（ａ））。第１のゲート電極２の作製条件は実施例１と同様である。
次に、第１のゲート電極２に、第１のゲート絶縁層３を形成する（図１５（ｂ））。第１のゲート絶縁層３の作製条件は実施例１と同様である。
【００５７】
次に、第１のゲート絶縁層３の上に、半導体層６を形成する（図１５（ｃ））。半導体層６の作製条件は実施例１と同様である。
次に、半導体層６の上に、ストッパ層１０を形成する（図１５（ｄ））。ストッパ層１０の作製条件は実施例１と同様である。
次に、ストッパ層１０及び半導体層６の上に、１００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、ドレイン電極５及びソース電極４を形成する（図１６（ｅ））。
【００５８】
次に、ストッパ層１０、ドレイン電極５及びソース電極４の上に保護層１１を形成する。保護層１１の作製条件は実施例６と同様である。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図１６（ｆ））。
次に、保護層１１の上に第２のゲート電極８を形成する（図１６（ｇ））。このとき、第２のゲート電極８と半導体層６に挟まれた、ストッパ層１０と保護層１１が第２のゲート絶縁層７として機能する。
【００５９】
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【産業上の利用可能性】
【００６０】
本発明は、液晶ディスプレイや有機ＥＬディスプレイの駆動用の電界効果トランジスタに利用可能である。
【符号の説明】
【００６１】
１ 基板
２ 第１のゲート電極
３ 第１のゲート絶縁層
４ ソース電極
５ ドレイン電極
６ 半導体層
７ 第２のゲート絶縁層
８ 第２のゲート電極
９ コンタクト電極
１０ ストッパ層
１１ 保護層
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法に関する。特に、ダブルゲート型の薄膜トランジスタ、ダブルゲート型の薄膜トランジスタを用いた表示装置及びダブルゲート型の薄膜トランジスタの製造方法に関する。なお本明細書におけるダブルゲート型とは、半導体層の上側（一方の面側）および下側（他方の面側）に、ゲート絶縁膜を介してゲート電極が存在する構造を意味する。
【背景技術】
【０００２】
薄膜トランジスタは、電界効果トランジスタの一種であり、主にアクティブマトリクス駆動の液晶ディスプレイや有機ＥＬディスプレイに応用されている。現在は、半導体層に多結晶シリコンを使用する多結晶シリコン薄膜トランジスタと、非晶質シリコンを使用する非晶質シリコン薄膜トランジスタが主流である。電子の移動度が、非晶質シリコン薄膜トランジスタの移動度より数百倍大きい多結晶シリコン薄膜トランジスタは、高温形成タイプのほかに低温形成タイプの技術が完成し、難しかった大型化への対応も期待されている。一方、非晶質シリコン薄膜トランジスタは、大面積化、製造プロセスの低コスト化が容易なため、薄膜トランジスタの主流として幅広い分野で利用されている。
【０００３】
近年、新しい種類の薄膜トランジスタとして、ＺｎＯを主成分として用いた透明酸化物多結晶薄膜を半導体層に用いた薄膜トランジスタの開発が活発に行われている（特許文献１参照）。上記薄膜は、低温で形成することができ、かつ可視光に対して透明であるため、プラスチック板やフィルムなどの基板上に、フレキシブルで透明な薄膜トランジスタを形成することができる。また、非特許文献１には、インジウム、ガリウム、亜鉛、酸素から成る透明非晶質酸化物半導体を薄膜トランジスタの半導体層に用いる技術が開示されている。さらに、室温でポリエチレンテレフタレート（ＰＥＴ）フィルムなどの基板上に、高い移動度を示すフレキシブルで透明な薄膜トランジスタを形成することも可能であると示されている。
【０００４】
上記薄膜トランジスタに共通の課題として、半導体層が光に曝されることで生じる電気的特性の劣化がある。具体的には、光照射によって半導体層中にキャリアが生成され、それによって、ドレイン電流（Ｉｄｓ）−ゲート電圧（Ｖｇｓ）特性（伝達特性）のオフ電流やオン電圧の絶対値が増大する。非特許文献２には、非晶質シリコン薄膜トランジスタに波長６００ｎｍの光を照射することによって、オフ電流が増大することが示されている。また、非特許文献３には、透明非晶質酸化物半導体薄膜トランジスタに種々の波長の光を照射することによって、オン電圧が負側に大きくシフトすることが示されている。例えば、アクティブマトリクス駆動の液晶ディスプレイや有機ＥＬディスプレイにおいては、伝達特性のオフ電流が増大することによって、コントラストの低下などの不具合が生じる。また、オン電圧のシフトによっては、回路上必要な所望の閾値が得られなかったり、回路の動作点がずれたりするなどの問題が顕著となる。例えば、アクティブマトリクス駆動有機ＥＬディスプレイの画素回路における駆動用薄膜トランジスタは、ドレインとソースの間に流れる電流によって有機ＥＬ素子の発光強度を制御している。そのため、オン電圧のシフトによって所望の発光強度が得られない不具合が生じる。
【０００５】
この課題を解決するために、薄膜トランジスタの半導体部に光が照射されないように、光を遮る材料を用いて、薄膜トランジスタの上に上部遮光膜を、下に下部遮光膜を設ける手法が一般的に用いられている。さらに、特許文献２および３には、上部および下部遮光層に加えて、半導体の側面から入射する光を遮る側壁遮光層をそれらに接続して設けることで、多結晶シリコン半導体層に照射される光を、より効果的に遮る方法が示されている。また、特許文献４には、酸化物半導体を半導体層に用いた薄膜トランジスタにおける遮光層に関する技術が開示されている。該特許文献によれば、可視光に対して透明であるとされている透明非晶質酸化物半導体であっても、特定の可視光領域の光が入射することで、光誘起の電気伝導度変化が生じる。これに対し、ソース電極と、ドレイン電極と、ゲート電極と、活性層とは別に、遮光層を設けることで薄膜トランジスタの安定動作が可能であるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−７６３５６号公報
【特許文献２】特開２００２−１９６３６２号公報
【特許文献３】特開２００４−１７０６５６号公報
【特許文献４】特開２００７−１１５９０２号公報
【非特許文献】
【０００７】
【非特許文献１】K.Nomuraet al., Nature, Vol. 432（2004-11）（英）,p.488-492
【非特許文献２】C.vanBerkel et al., Journal of Applied Physics, 60 (1986) p.1521
【非特許文献３】D. P.Gosain et al., 7-2, AM-FPD2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献２、３および４に開示されている発明においては、上部、下部および側壁遮光層ともに、薄膜トランジスタを構成する層、すなわち、ゲート電極、ゲート絶縁膜、活性層、ソース電極、ドレイン電極とは別に設ける構成になっている。そのため、薄膜トランジスタを作製する工程とは別に遮光層を作製する必要があるため、工程数の増大を引き起こしていた。本発明は、上記課題に鑑みてなされたものであり、工程数の増大を引き起こさずに、先行技術と同等以上の遮光能力を有する薄膜トランジスタおよびそれを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するための手段として、第１のゲート電極と、該第１のゲート電極を覆う第１のゲート絶縁層と、該第１のゲート絶縁層の上の半導体層と、該半導体層の上の第２のゲート絶縁層と、該第２のゲート絶縁層の上の第２のゲート電極と、前記半導体層に電気的に接続されたドレイン電極及びソース電極を有する薄膜トランジスタであって、前記半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であり、前記第１のゲート電極が下方から前記半導体層への光の入射を遮り、前記第２のゲート電極が上方から前記半導体層への光の入射を遮り、前記第２のゲート電極は前記第１のゲート絶縁層及び前記第２のゲート絶縁層を貫通して前記第１のゲート電極と電気的に接続され、少なくとも一方の側方から前記半導体層に入射する光を遮ることを特徴とする薄膜トランジスタを提供する。
【発明の効果】
【００１０】
本発明によれば、工程数の増大を引き起こさずに、遮光層で囲まれた薄膜トランジスタと同等以上の遮光能力を有する薄膜トランジスタおよびそれを用いた表示装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明を実施するための最良の形態による薄膜トランジスタの製造工程を示すフローチャートである。
【図２】本発明の一実施形態としての薄膜トランジスタの製造工程を示す断面図である。
【図３】本発明の一実施形態としての薄膜トランジスタの製造工程を示す断面図である。
【図４】本発明の実施例１の薄膜トランジスタの製造工程を示す断面図である。
【図５】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図６】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図７】本発明の実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図８】非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を半導体層に用いた薄膜トランジスタの、移動度の半導体膜厚依存性のデータである。
【図９】非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を半導体層に用いたチャネルエッチ型薄膜トランジスタの伝達特性である。
【図１０】非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を半導体層に用いたチャネルエッチ型薄膜トランジスタのＳ値の熱処理温度依存性のデータである。
【図１１】本発明の実施例３の薄膜トランジスタの製造工程を示す断面図である。
【図１２】本発明の実施例３の薄膜トランジスタの製造工程を示す断面図である。
【図１３】本発明の実施例６の薄膜トランジスタの製造工程を示す断面図である。
【図１４】本発明の実施例６の薄膜トランジスタの製造工程を示す断面図である。
【図１５】本発明の実施例７の薄膜トランジスタの製造工程を示す断面図である。
【図１６】本発明の実施例７の薄膜トランジスタの製造工程を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照して本発明を実施するための最良の形態を説明する。製造方法は六つの工程から構成され、その流れは図１のフローチャートに示すとおりである。図２及び図３は、本発明の一実施形態である薄膜トランジスタの製造工程を示す断面図である。
図２及び図３には、薄膜トランジスタとしてボトムコンタクト型薄膜トランジスタを示しているが、薄膜トランジスタの構成はこの他にも、トップコンタクト型やプレーナ型等にも適用することができる。図３には、側壁遮光層の設け方によって２種類の構造の薄膜トランジスタが示されている（図３（ｇ）および（ｈ））。両者ともにダブルゲート駆動となるため、シングルゲート駆動と比べて高い電流能力を有する点で同等である。
一方はコンタクトホールの形成が片側だけで済むため、素子が占有する面積を減らすことができる（図３（ｈ））。しかしながら、側壁遮光層が半導体層の片側にしか設けられていないため、薄膜トランジスタ同士を隣り合わせて配置するか、遮光能力を有する配線の隣に配置するなどの遮光能力を高めるための処置が必要である。両者は、使用する場面に応じて何れか好適な方を選択することができる。
【００１３】
薄膜トランジスタは、図３（ｇ）および（ｈ）に示すように、基板１の上に、第１のゲート電極２、第１のゲート絶縁層３、ソース電極４、ドレイン電極５、半導体層６、第２のゲート絶縁層７、第２のゲート電極８、が順に積層した構造を有する。
基板１は、絶縁性の基板である。例えば、基板１はガラス基板でよい。基板１として、ポリエチレンテレフタレート（ＰＥＴ）などの有機材料や高分子材料を用いることによりフレキシブルな基板上で薄膜トランジスタを製造することもできる。
【００１４】
まず、第１工程として、基板１の上に、第１の導電性の膜を形成する。第１の導電性の膜には、金属からなる膜を用いる。導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。第１の導電性の膜の可視光に対する透過率は、遮光の観点から１％以下が好ましく、さらに好ましくは０．１％以下、特に好ましくは０．０１％以下である。
第１の導電性の膜の層数は単層であっても、複数膜の積層であっても良い。その成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。第１の導電性の膜をパターニングして、第１のゲート電極２を形成する（図１のステップＳ１１）。ここまでの工程で形成された構造を図２（ａ）に示す。
【００１５】
次に、第２の工程として、第１のゲート電極２の上に第１の絶縁体膜を形成する。第１の絶縁体膜は、酸化物、炭化物、窒化物、弗化物及びそれらの化合物で構成される群から選択される無機材料からなる。例えば、第１の絶縁体膜には、少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを絶縁体膜として用いることがより好ましい；
ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３
【００１６】
またこの他に、ＳｉＮｘに代表される金属窒化物（ＭＮｘ、ただしＭは金属元素）を用いても良い。
またこの他に、ＳｉＯｘＮｙに代表される金属酸窒化物（ＭＯｘＮｙ、ただしＭは金属元素）を用いても良い。
第１の絶縁体膜の成膜法としては、化学気相堆積法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。ただし、成膜法はこれらの方法に限られるものではない。そして、第１の絶縁体膜をパターニングし、第１のゲート電極２を覆う第１のゲート絶縁層３を形成する（図１のステップＳ１２）。ここまでの工程で形成された構造を図２（ｂ）に示す。
【００１７】
次に第３の工程として、第１のゲート絶縁層３の上に第２の導電性の膜を堆積する。第２の導電性の膜には、Ｍｏに代表される、少なくとも１種の金属からなる膜を用いる。この他に、ＩＴＯ（酸化インジウムスズ）に代表される導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。膜は単層であっても、複数膜の積層であっても良い。第２の導電性の膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。第２の導電性の膜をパターニングして、ソース電極４およびドレイン電極５を形成する（図１のステップＳ１３）。ここまでの工程で形成された構造を図２（ｃ）に示す。
【００１８】
次に、第４の工程として、第１のゲート絶縁層３、ソース電極４およびドレイン電極５の上に半導体膜を形成する。半導体におけるバンドギャップと真性キャリア密度は負の相関を有するため、バンドギャップが大きくなると、真性キャリア密度が小さくなる。真性キャリア密度の自乗が多数キャリア密度と少数キャリア密度の積に等しいため、多数キャリア濃度を一定とすると、少数キャリア濃度が小さくなる。少数キャリアは半導体層中において反転層を形成し、薄膜トランジスタの伝達特性におけるオフ電流の増大を引き起こすため、少ないほうが好ましい。発明者らは、詳細な検討の結果、半導体のバンドギャップが３ｅＶ以上であれば、伝達特性に影響を及ぼすほどの反転層が形成されないことを明らかにした。そのため、前記半導体膜は、バンドギャップが３ｅＶ以上であることが好ましい。さらに望ましくは、半導体膜には、Ｚｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上含む非晶質酸化物半導体を用いる。非晶質酸化物を用いることによって、半導体層の非晶質性に起因した、薄膜トランジスタの電気的特性の大面積均一性や近距離均一性を向上させることができる。
【００１９】
また、薄膜トランジスタを作製、使用する上で問題となる事項の一つに、ドレイン電流（Ｉｄｓ）−ゲート電圧（Ｖｇｓ）特性（伝達特性）において現れる瘤、すなわちハンプ（ｈｕｍｐ）がある。ハンプが発生することで、回路上必要な所望の閾値が得られなかったり、回路の動作点がずれたりするなどが顕著となる。ポリシリコン薄膜トランジスタにおいては、メサ分離構造を有する場合、ゲート電極と重なる半導体層領域において半導体膜のパターンエッジ及びその近傍を電流経路とする、サブチャネルトランジスタが形成される。ここで、メサ分離構造とは、メサアイソレーション構造による分離構造のことをいう。メサ分離構造の薄膜トランジスタでは、半導体膜の側壁部に電界が集中するために、側壁部のサブチャネルトランジスタがそれ以外の部分からなる薄膜トランジスタよりもオンしやすくなる。そのため、伝達特性において、サブチャネルトランジスタのオンによる寄生特性によるハンプが現れる。ところが、上記の酸化物半導体を半導体層に用いた薄膜トランジスタの場合、ポリシリコン薄膜トランジスタとはトランジスタ動作の機構が異なる。すなわち、酸化物半導体薄膜トランジスタでは、電界が強く印加されるほどオフ状態が保たれる。したがって、メサ分離構造の薄膜トランジスタであっても、伝達特性におけるハンプの形成が抑制できる。この理由によっても、前記半導体膜には酸化物半導体を用いることが好ましい。なお、本発明における酸化物半導体とは、該酸化物半導体を活性層に用いた薄膜トランジスタにおいて、オン状態とオフ状態とでドレイン電流が少なくとも２桁以上変化するものである。
半導体膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法や、スピンコート法、ドクターブレード法、スクリーン印刷法、インクジェット印刷法などの液相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。そして、半導体膜をパターニングして、半導体層６を形成する（図１のステップＳ１４）。ここまでの工程で形成された構造を図２（ｄ）に示す。
【００２０】
次に、第５の工程として、半導体層４の上に第２の絶縁体膜を形成する。第２の絶縁体膜は、酸化物、炭化物、窒化物、弗化物及びそれらの化合物で構成される群から選択される無機材料からなる。例えば、第２の絶縁体膜としては、少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを用いることがより好ましい；
ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３この他に、ＳｉＮｘに代表される金属窒化物（ＭＮｘ、ただしＭは金属元素）を用いても良い。ＳｉＯｘＮｙに代表される金属酸窒化物（ＭＯｘＮｙ、ただしＭは金属元素）を用いても良い。第２の絶縁体膜の成膜法としては、化学気相堆積法、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。そして、第２の絶縁体膜をパターニングして、第２のゲート絶縁層７を形成する（図１のステップＳ１５）。この際、第１のゲート絶縁層３も一括でパターニングして第１のゲート電極２を露出させ、コンタクトホールを形成する。コンタクトホールは、遮光しようとする薄膜トランジスタのチャネル長方向への正射影の幅が該薄膜トランジスタのチャネル長よりも大きくなるように作製する。またこの際、コンタクトホールを、半導体層６を挟んだ両側に形成する（図３（ｅ））か、あるいは片側に形成する（図３（ｆ））かを選択することができる。
【００２１】
次に、第６の工程として、第２のゲート絶縁層７の上に第３の導電性の膜を形成する。第３の導電性の膜には、Ｍｏに代表される金属からなる膜を用いる。この他に、ＩＴＯに代表される導電性の金属酸化物（ＭＯｘ、ただしＭは金属元素）を用いても良い。第３の導電性の膜は単層であっても、複数膜の積層であっても良い。第３の導電性の膜の可視光に対する透過率は、遮光の観点から１％以下が好ましく、さらに好ましくは０．１％以下、特に好ましくは０．０１％以下である。第３の導電性の膜の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのが好ましい。しかし、成膜法はこれらの方法に限られるものではない。そして、第３の導電性の膜をパターニングして、第２のゲート電極８を形成する（図１のステップＳ１６）。ここまでの工程で形成された構造を図３（ｇ）および図３（ｈ）に示す。なお、図３（ｈ）において、第１のゲート電極２と第２のゲート電極８が接続しているのとは逆側、すなわち図において右側に伸びる第２のゲート電極８は、長く伸ばすことによって遮光性能を向上させることができる。第１のゲート電極２についても同様に、長く伸ばすことによって遮光性能を向上させることができる。
【００２２】
以上説明した例が、本発明の薄膜トランジスタの製造工程である。第１のゲート電極は下方から半導体層への光の入射を遮る遮光層として、第２のゲート電極は上方から半導体層への光の入射を遮る遮光層として機能するため、工程数を増やさずに遮光層を設けることができる。また、従来技術と比較して、遮光層が空間的に半導体層に近い位置に形成されるため、より高い遮光能力を有する。このとき、第２のゲート電極が第１のゲート絶縁層及び第２のゲート絶縁層を貫通して第１のゲート電極と電気的に接続され、側方から半導体層に入射する光を遮る側壁遮光層として機能するため、側方から半導体層に入射する光に対しても高い遮光能力を有する。さらに、第１のゲート電極と第２のゲート電極が電気的に接続されており、上下両方向からの電界効果によって半導体層中により多くのキャリアが誘起されるため、該薄膜トランジスタは高い駆動能力を有する。なお、半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であれば、上記効果を得るための薄膜トランジスタの構造は問わない。すなわち、チャネル部とソース・ドレイン電極との接続方法で分別すれば、トップコンタクト型およびボトムコンタクト型（ダブルゲート構造においては両者は同等）、コプレーナ型に適用できる。また、半導体層上面の処理方法で分別すれば、チャネルエッチ型およびチャネル保護型に適用できる。ところが、現在最も広く使用されている薄膜トランジスタのひとつである、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタには本手法を適用して同効果を得ることはできない。その理由は以下に説明する通りである。チャネルエッチ型水素化非晶質シリコン薄膜トランジスタにおける半導体層の上側表面はドライエッチングによって削られて形成されたものであるため、エッチング起因のダメージ、例えば欠陥等が多く残存している。これらは後工程では取り除くことができない。このような状態においてトップゲート（片側）駆動を行うと、前記ダメージを有する膜厚範囲にチャネルが形成されるため、主に伝達特性におけるヒステリシスの増大、サブスレッショルド特性の悪化、ストレス耐性の低下などの特性劣化が引き起こされる。したがって、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタは通常ボトムゲート駆動で使用され、トップゲート駆動を行うことはない。以上の理由から、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタでダブルゲート駆動を行うと、半導体のバックチャネル側にもチャネルが形成されるため、前述の特性劣化の影響を受けてしまう。このため、同様の素子構成から成るボトムゲート（片側）駆動の場合よりも特性は悪化してしまう。
【００２３】
一方、我々が鋭意研究した結果、半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であれば、後述の工程を経ることによって上述のような特性劣化を抑制できることが明らかになった。前記工程は２つに大別される。それぞれは単独に行っても効果を奏するし、組み合わせて行っても効果を奏する。
工程の一は、チャネルエッチ型薄膜トランジスタの製造におけるソース・ドレイン電極形成のためのエッチング時に半導体層表層に形成された欠陥を多く含む層を、別工程のエッチングによって取り除くものである。前記別工程のエッチングは、半導体層に与えるダメージを小さくする観点から、ウェットエッチングを用いる。
【００２４】
図８には半導体層に非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を用いた薄膜トランジスタにおける、移動度の半導体膜厚依存性を示すが、半導体膜厚が１０ｎｍでは移動度の劣化が見られた。したがって、半導体層のエッチング深さは、半導体層の厚さをｄとした場合、１ｎｍ以上、（ｄ−１０）ｎｍ以下とする。１ｎｍを下回るエッチングは制御性の観点から困難であるし、（ｄ−１０）ｎｍを超えるエッチングは、上述のとおり、移動度の劣化が起こってしまう。
【００２５】
また図９（ａ）に、半導体層のエッチングを行っていない薄膜トランジスタの伝達特性を、図９（ｂ）には、半導体層を１０ｎｍエッチングした薄膜トランジスタの伝達特性を示す。それぞれ、トップゲート駆動時とボトムゲート駆動時の特性が記載されている。半導体層のエッチングを行っていない場合は、両者に大きな差があり、特にトップゲート駆動時に大きなヒステリシスが見られた（図９（ａ））。一方、半導体層を１０ｎｍエッチングした場合は、両者はほぼ同じ特性であり、図９（ａ）で見られたトップゲート駆動時の大きなヒステリシスは見られなかった。この実験事実に基づき、好ましくは、半導体層のエッチング深さは、１０ｎｍ以上、（ｄ−１０）ｎｍ以下とする。なお、本明細書中にデータは示していないが、上述のとおり半導体層のウェットエッチング処理を施すことによって、伝達特性におけるサブスレッショルド特性の向上、ストレス耐性の向上が確認できている。よってエッチング深さを上述の範囲に収めることで、欠陥を多く含む層を含まず、かつ安定動作する薄膜トランジスタを得ることができる。
【００２６】
一方の工程の一は、熱処理である。図１０に非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を用いたチャネルエッチ型薄膜トランジスタにおけるＳ値の熱処理温度依存性を示す。熱処理は薄膜トランジスタ完成後に行い、熱処理時間はいずれも１時間である。図中には、前記半導体層のウェットエッチング処理の有無で２系統の結果が重ね書きされている。エッチング処理なしの方に着目すると、２００℃以上の熱処理を施すことで、Ｓ値の減少が確認できた。これは前述の、ソース・ドレイン電極形成のためのエッチング時に半導体層表層に形成された多くの欠陥に起因するＳ値の増大が熱処理によって抑制できることを示している。したがって、熱処理温度は２００℃以上５００℃以下とする。熱処理温度の上限を５００℃としたのは、５００℃以上の熱処理を施すと半導体層が結晶化して、デバイス特性の近距離均一性が悪化してしまうためである。また、同図から、２５０℃以上の熱処理を施すことで、前記半導体層のウェットエッチング処理を施した場合と同等のＳ値になることが分かる。この実験事実に基づき、好ましくは、熱処理温度は２５０℃以上５００℃以下とする。なお、本明細書中にデータは示していないが、上述のとおり熱処理を施すことによって、伝達特性におけるヒステリシスの減少、ストレス耐性の向上が確認できている。上記熱処理は、半導体層上に絶縁層を形成する工程より後に行うことによって前記効果を奏する。
以上で説明したとおり、ソース・ドレイン電極形成のためのエッチング後のウェットエッチング処理や２００℃以上の熱処理を含む後工程を実施する。かかる後工程を実施することで、チャネルエッチ型水素化非晶質シリコン薄膜トランジスタで見られる前述のような特性劣化は起こらないことが明らかになった。よって、本実施形態は、薄膜トランジスタのうち、半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体のものに適していると言える。
【実施例】
【００２７】
以下、本発明の具体的な実施例について、さらに詳細に説明する。
（実施例１）
図４（ｆ）は、本発明の実施例１の薄膜トランジスタの構成を示す断面図である。図４（ｆ）に示すように、本実施例は、ボトムコンタクト型薄膜トランジスタの例である。図４の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、ソース電極４、ドレイン電極５、半導体層６、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。まず、基板１の上に、厚さ１００ｎｍのＭｏ薄膜を作製する。本実施例では、アルゴンガスの雰囲気中でＤＣマグネトロンスパッタ法により、Ｍｏ薄膜を形成する。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工して、第１のゲート電極２を形成する（図４（ａ））。
【００２８】
次に、第１のゲート電極２の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を作製する。成膜条件は、基板温度を３４０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａである。堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法によりパターニングし、第１のゲート絶縁層３を形成する（図４（ｂ））。なお、１ｓｃｃｍは、１．６９ｘ１０−４Ｐａ・ｍ３／ｓｅｃである。次に、第１のゲート絶縁層３の上に、ＤＣマグネトロンスパッタ法により、厚さ３０ｎｍのＩＴＯ薄膜を形成する。成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．２Ｐａである。こうして作製したＩＴＯ薄膜は非晶質である。次に、堆積したＩＴＯ薄膜を、フォトリソグラフィ法とウェットエッチング法により加工する。次に加工したＩＴＯ薄膜を２７０℃で２０分間熱処理することにより、多結晶ＩＴＯ薄膜とし、ソース電極４及びドレイン電極５を形成する（図４（ｃ））。
【００２９】
次に、ゲート絶縁層４、ドレイン電極５及びソース電極６の上に、ＤＣマグネトロンスパッタ法により、厚さ４０ｎｍの酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を形成する。成膜条件は、基板温度を室温、投入パワーを２００Ｗ、アルゴンと酸素の混合ガスを２５ｓｃｃｍ、チャンバー圧力を０．５Ｐａである。こうして作製したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は粗１：１：１：４である。次に、堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチング法によりパターニングし、半導体層６を形成する（図４（ｄ））。
【００３０】
次に、半導体層４の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を作製する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａである。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法によりパターニングし、第２のゲート絶縁層７を形成する。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図４（ｅ））。
【００３１】
次に、第２のゲート絶縁層７の上に厚さ２００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、第２のゲート電極８を形成する（図４（ｆ））。
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
【００３２】
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【００３３】
（実施例２）
図７（ｈ）は、本発明の実施例２の表示装置の構成を示す断面図である。図７（ｈ）に示すように、本実施例における表示装置は、実施例１に示した薄膜トランジスタと有機ＥＬ素子から構成されるものである。図７（ｈ）の薄膜トランジスタ１００は、基板１の上に設けられる。さらに詳しくは、薄膜トランジスタ１００は、第１のゲート電極２、第１のゲート絶縁層３、ソース電極４、ドレイン電極５、半導体層６、第２のゲート絶縁層７、第２のゲート電極８から構成される。また図７（ｈ）の有機ＥＬ素子２００は、第１のゲート絶縁層３の上に設けられる。さらに詳しくは、有機ＥＬ素子２００は、透明アノード電極９、正孔注入層１０、有機発光層１１、電子注入層１２、カソード電極１３から構成される。さらに、素子全体を被うようにガラス封止層１４を設ける。
【００３４】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。まず、基板１の上に、厚さ１００ｎｍのＭｏ薄膜を形成する。本実施例では、アルゴンガスの雰囲気中でＤＣマグネトロンスパッタ法により、Ｍｏ薄膜を堆積する。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工して、第１のゲート電極２を形成する（図５（ａ））。
【００３５】
次に、第１のゲート電極２の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を３４０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとして堆積する。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法によりパターニングし、第１のゲート絶縁層３を形成する（図５（ｂ））。
【００３６】
次に、第１のゲート絶縁層３の上に、ＤＣマグネトロンスパッタ法により、厚さ３０ｎｍのＩＴＯ薄膜を形成する。
成膜条件は、基板温度を室温、投入ＲＦパワーを２００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．２Ｐａとする。こうして堆積したＩＴＯ薄膜は非晶質である。次に、堆積したＩＴＯ薄膜を、フォトリソグラフィ法とウェットエッチング法により加工する。次に加工したＩＴＯ薄膜を２７０度で２０分間熱処理することにより、多結晶ＩＴＯ薄膜とし、ソース電極４、ドレイン電極５、および透明アノード電極９を形成する（図５（ｃ））。
【００３７】
次に、ゲート絶縁層４、ドレイン電極５及びソース電極６の上に、ＤＣマグネトロンスパッタ法により、厚さ４０ｎｍの酸化物半導体Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜を形成する。成膜条件は、基板温度を室温、投入パワーを２００Ｗ、アルゴンと酸素の混合ガスを２５ｓｃｃｍ、チャンバー圧力を０．５Ｐａとする。こうして堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は非晶質であり、Ｉｎ：Ｇａ：Ｚｎ：Ｏの組成比は粗１：１：１：４である。次に、堆積したＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜を、フォトリソグラフィ法と、塩酸を用いたウェットエッチング法により加工し、半導体層６を形成する（図５（ｄ））
【００３８】
次に、半導体層４の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとする。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法により加工し、第２のゲート絶縁層７を形成する。この際、第１のゲート絶縁層３を一括してエッチングすることによって、第１のゲート電極２を露出させる（図６（ｅ））。
【００３９】
次に、第２のゲート絶縁層７の上に厚さ２００ｎｍのＭｏ薄膜を形成する。成膜条件は第１のゲート電極作製時と同じとする。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工して、第２のゲート電極８を形成する（図６（ｆ））。
次に、第２のゲート電極８の上に、プラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を２４ｓｃｃｍ、Ｎ２Ｏを６００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとする。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法により加工し、保護層１５を形成する（図６（ｇ））。
【００４０】
次に、素子の上方より紫外線を照射し、透明アノード電極９の表面を洗浄する。次に、露出させた透明アノード電極９の上に、有機ＥＬ層を形成する。有機ＥＬ層は、正孔注入層１０、有機発光層１１、電子注入層１２をこの順に積層して形成する。上記のように形成された有機ＥＬ層の上に、カソード電極１３を形成する。最後に、ガラス封止層１４を用いて素子を封止する（図７（ｈ））。
上記のように、工程を増やすことなく作製された表示素子における薄膜トランジスタ１００は、工程中に照射される紫外線や、有機ＥＬ素子からの迷光、および外光に対して高い遮光能力を有する。
【００４１】
駆動能力と遮光能力の評価方法と結果は実施例１と同じあった。有機ＥＬ素子からの迷光と外光は、実験に使用したＵＶ光と比べると薄膜トランジスタに及ぼす影響が小さいと考えられる。したがって、ＵＶ光照射に対する遮光能力を十分に有していれば、これらに対しても十分な遮光能力を有していると判断した。ＵＶ光照射によって起こりうる、立ち上がり電圧のシフトとオフ電流の増大はいずれも有機ＥＬ素子を駆動するためにはある閾値以下に抑える必要があるが、今回の実験結果はそれを満たすものと考える。
【００４２】
（実施例３）
図１２（ｆ）は、本発明の実施例３の薄膜トランジスタの構成を示す断面図である。図中には、薄膜トランジスタのチャネル長方向に垂直な断面（左）と、チャネル幅方向に垂直な断面（右）を示した。図１２（ｆ）に示すように、本実施例は、チャネルエッチ型薄膜トランジスタの例である。なお、本実施例では、側壁遮光層が半導体層の両側に存在する形態について説明するが、同様の手順により、側壁遮光層が半導体層の片側に存在する形態も作製することができる。図１１、図１２の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、半導体層６、ソース電極４、ドレイン電極５、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
【００４３】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。まず、基板１の上に、第１のゲート電極２を形成する（図１１（ａ））。第１のゲート電極２の作製条件は実施例１と同様である。
次に、第１のゲート電極２の上に、第１のゲート絶縁層３を形成する（図１１（ｂ））。第１のゲート絶縁層３の作製条件は実施例１と同様である。
次に、第１のゲート絶縁層３の上に、半導体層６を形成する（図１１（ｃ））。半導体層６の作製条件は実施例１と同様である。
【００４４】
次に、第１のゲート絶縁層３および半導体層６の上に、ＤＣマグネトロンスパッタ法により、厚さ１００ｎｍのＭｏ薄膜を形成する。成膜条件は、基板温度を室温、投入パワーを４００Ｗ、アルゴンガス供給流量を１００ｓｃｃｍ、チャンバー圧力を０．５Ｐａである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により加工することで、ソース電極４及びドレイン電極５を形成する（図１２（ｄ））。この際、ドライエッチングにより半導体層６が５ｎｍエッチングされた。
【００４５】
次に、半導体層６、ソース電極４及びドレイン電極５の上に、第２のゲート絶縁層７を形成する。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図１２（ｅ））。第２のゲート絶縁層７の作製条件は実施例１と同様である。
次に、第２のゲート絶縁層７の上に第２のゲート電極８を形成する（図１２（ｆ））。第２のゲート電極８の作製条件は実施例１と同様である。
【００４６】
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【００４７】
（実施例４）
本実施例では、チャネルエッチ型薄膜トランジスタに対し、熱処理を行った例を示す。薄膜トランジスタは、実施例３と同様の手順で作製する。薄膜トランジスタ完成後、ホットプレートにより、それぞれ、２００℃、２５０℃、３００℃の熱処理を１時間実施した。図１０に示すように、２００℃以上の熱処理を施すことによって、Ｓ値の減少が確認できた。これは、熱処理によって半導体層上層に存在するプロセス起因のダメージが回復したことによる。なお、遮光能力及び駆動能力は、熱処理の有無で大きな変化はなかった。本実施例では、薄膜トランジスタ完成後に熱処理を実施した場合について記述しているが、半導体層上に絶縁層を堆積する工程以降であれば、いずれの段階で熱処理を行っても、同様の効果が得られることを確認している。
【００４８】
（実施例５）
本実施例では、チャネルエッチ型薄膜トランジスタに対し、ソース電極及びドレイン電極形成後のウェットエッチング処理を行った例を示す。薄膜トランジスタは、該ウェットエッチング処理を除いては、実施例３と同様の手順で作製する。該ウェットエッチング処理は、実施例１において半導体層をウェットエッチした塩酸を４倍希釈したものをエッチャントとして用いて行った。該ウェットエッチングによってエッチングした半導体層の厚さは１０ｎｍであった。図１０に示すように、該ウェットエッチングを施すことによって、未熱処理であっても、ウェットエッチング未処理のものと比べてＳ値が減少した。これは、半導体層上層に存在するプロセス起因のダメージを含む層がウェットエッチングにより除去できたことによる。なお、遮光能力及び駆動能力は、該ウェットエッチング処理の有無で大きな変化はなかった。また、図１０に示すように、該ウェットエッチング処理を施した試料に関しても、薄膜トランジスタ完成後に２００℃以上の熱処理を実施することで、さらにＳ値が減少した。したがって、該ウェットエッチング処理に加えて、実施例４で説明した熱処理を実施することも有効である。
【００４９】
（実施例６）
図１４（ｆ）は、本発明の実施例６の薄膜トランジスタの構成を示す断面図である。図中には、薄膜トランジスタのチャネル長方向に垂直な断面（左）と、チャネル幅方向に追直な断面（右）を示した。図１４（ｆ）に示すように、本実施例は、コプレーナ型薄膜トランジスタの例である。なお、本実施例では、側壁遮光層が半導体層の両側に存在する形態について説明するが、同様の手順により、側壁遮光層が半導体層の片側に存在する形態も作製することができる。図１３、１４の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、半導体層６、ソース電極４、ドレイン電極５、ストッパ層１０、保護層１１、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
【００５０】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。
まず、基板１の上に、第１のゲート電極２を形成する（図１３（ａ））。第１のゲート電極２の作製条件は実施例１と同様である。
次に、第１のゲート電極２に、第１のゲート絶縁層３を形成する（図１３（ｂ））。第１のゲート絶縁層３の作製条件は実施例１と同様である。
【００５１】
次に、第１のゲート絶縁層３の上に、半導体層６を形成する（図１３（ｃ））。半導体層６の作製条件は実施例１と同様である。
次に、半導体層６の上に、プラズマＣＶＤ法により厚さ３００ｎｍのＳｉＯ２薄膜を形成する。成膜条件は、基板温度を２５０℃、投入ＲＦパワーを３６０Ｗ、プロセスガスおよび流量は、ＳｉＨ４を１６ｓｃｃｍ、Ｎ２Ｏを４００ｓｃｃｍ、チャンバー圧力を１５０Ｐａとする。次に、堆積したＳｉＯ２薄膜を、フォトリソグラフィ法と、ドライエッチング法により加工し、ストッパ層１０を形成する（図１４（ｄ））。
【００５２】
次に、ストッパ層１０及び半導体層６の上に、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＯＮ薄膜を作製する。このプラズマＣＶＤ法によるＳｉＯＮの形成時の基板温度は２５０℃とする。また、プロセスガスには、ＳｉＨ４、ＮＨ３、Ｎ２Ｏを用いる。ガス流量比はＳｉＨ４：ＮＨ３：Ｎ２Ｏ＝２：３：５０とする。また、投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ２、１５０Ｐａとする。この際、半導体層６のうち、ＳｉＯＮ薄膜と接している領域は、ＳｉＯＮ薄膜の成膜雰囲気と、その薄膜中に含まれる水素の影響により、著しく低抵抗化する。このように低抵抗化した半導体層６の領域を、ドレイン電極５及びソース電極４として使用する（図１４（ｅ））。
次に、ＳｉＯＮ薄膜を、フォトリソグラフィ法と、ウェットエッチング法によりパターニングし、保護層１１を形成する。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図１４（ｅ））。
【００５３】
次に、保護層１１の上に厚さ１００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とウェットエッチング法により微細加工して、第２のゲート電極８を形成する（図１４（ｆ））。このとき、第２のゲート電極８と半導体層６に挟まれた、ストッパ層１０と保護層１１が第２のゲート絶縁層７として機能する。
図１４（ｆ）の右側の図に示すように、第２のゲート電極８が第１のゲート絶縁層３及び第２のゲート絶縁層７を貫通して第１のゲート電極２と電気的に接続する領域の、薄膜トランジスタのチャネル長方向への正射影の幅Ｗが薄膜トランジスタのチャネル長Ｌ（図１４（ｅ）の右側の図）よりも大きい。
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
【００５４】
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【００５５】
（実施例７）
図１６（ｇ）は、本発明の実施例７の薄膜トランジスタの構成を示す断面図である。図中には、薄膜トランジスタのチャネル長方向に垂直な断面（左）と、チャネル幅方向に追直な断面（右）を示した。図１６（ｇ）に示すように、本実施例は、チャネル保護型薄膜トランジスタの例である。なお、本実施例では、側壁遮光層が半導体層の両側に存在する形態について説明するが、同様の手順により、側壁遮光層が半導体層の片側に存在する形態も作製することができる。図１５、１６の薄膜トランジスタは、基板１の上に設けられる。さらに詳しくは、基板１の上には、第１のゲート電極２、第１のゲート絶縁層３、半導体層６、ソース電極４、ドレイン電極５、ストッパ層１０、保護層１１、第２のゲート絶縁層７、第２のゲート電極８が設けられている。
【００５６】
基板１には、ガラス基板（Ｃｏｒｎｉｎｇ社製１７３７）を用いる。ガラス基板の厚さは０．５ｍｍである。
まず、基板１の上に、第１のゲート電極２を形成する（図１５（ａ））。第１のゲート電極２の作製条件は実施例１と同様である。
次に、第１のゲート電極２に、第１のゲート絶縁層３を形成する（図１５（ｂ））。第１のゲート絶縁層３の作製条件は実施例１と同様である。
【００５７】
次に、第１のゲート絶縁層３の上に、半導体層６を形成する（図１５（ｃ））。半導体層６の作製条件は実施例１と同様である。
次に、半導体層６の上に、ストッパ層１０を形成する（図１５（ｄ））。ストッパ層１０の作製条件は実施例１と同様である。
次に、ストッパ層１０及び半導体層６の上に、１００ｎｍのＭｏ薄膜を作製する。成膜条件は第１のゲート電極作製時と同じである。次に、堆積したＭｏ薄膜を、フォトリソグラフィ法とドライエッチング法により微細加工して、ドレイン電極５及びソース電極４を形成する（図１６（ｅ））。
【００５８】
次に、ストッパ層１０、ドレイン電極５及びソース電極４の上に保護層１１を形成する。保護層１１の作製条件は実施例６と同様である。この際、第１のゲート絶縁層３を一括でエッチングすることによって、第１のゲート電極２を露出させる（図１６（ｆ））。
次に、保護層１１の上に第２のゲート電極８を形成する（図１６（ｇ））。このとき、第２のゲート電極８と半導体層６に挟まれた、ストッパ層１０と保護層１１が第２のゲート絶縁層７として機能する。
【００５９】
上記のように作製された薄膜トランジスタは、高い遮光能力と高い駆動能力を兼ね備えた特性を示す。
駆動能力は伝達特性で評価した。ダブルゲート構造におけるオン電流は、同様の素子構成から成るボトムゲート（片側）駆動のものと比較して約２．５倍であった。
遮光能力は、薄膜トランジスタにＵＶ光を照射する前後で伝達特性を測定することで評価した。薄膜トランジスタにＵＶ光を照射することで起こり得る変化は、立ち上がり電圧のシフトとオフ電流の増大である。本実施例の薄膜トランジスタでは、立ち上がり電圧のシフトは１Ｖ未満で、オフ電流は１０−１０Ａ未満であった。
【産業上の利用可能性】
【００６０】
本発明は、液晶ディスプレイや有機ＥＬディスプレイの駆動用の電界効果トランジスタに利用可能である。
【符号の説明】
【００６１】
１ 基板
２ 第１のゲート電極
３ 第１のゲート絶縁層
４ ソース電極
５ ドレイン電極
６ 半導体層
７ 第２のゲート絶縁層
８ 第２のゲート電極
９ コンタクト電極
１０ ストッパ層
１１ 保護層
【特許請求の範囲】
【請求項１】
第１のゲート電極と、該第１のゲート電極を覆う第１のゲート絶縁層と、該第１のゲート絶縁層の上の半導体層と、該半導体層の上の第２のゲート絶縁層と、該第２のゲート絶縁層の上の第２のゲート電極と、前記半導体層に電気的に接続されたドレイン電極及びソース電極を有する薄膜トランジスタであって、
前記半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であり、
前記第１のゲート電極が下方から前記半導体層への光の入射を遮り、前記第２のゲート電極が上方から前記半導体層への光の入射を遮り、
前記第２のゲート電極は前記第１のゲート絶縁層及び前記第２のゲート絶縁層を貫通して前記第１のゲート電極と電気的に接続され、少なくとも一方の側方から前記半導体層に入射する光を遮ることを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層のバンドギャップが３ｅＶ以上であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
請求項１または２に記載の薄膜トランジスタであって、該第２のゲート電極が前記第１のゲート絶縁層及び前記第２のゲート絶縁層を貫通して前記第１のゲート電極と電気的に接続する領域の、薄膜トランジスタのチャネル長方向への正射影の幅が該薄膜トランジスタのチャネル長よりも大きいことを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれか一項に記載の薄膜トランジスタであって、ドレイン電極及びソース電極が半導体層の上面に接して存在し、ドレイン電極及びソース電極下部の半導体層の膜厚をｄとした場合、チャネルとして機能する領域の半導体層の膜厚が、ｄよりも１ｎｍ以上、（ｄ−１０）ｎｍ以下の範囲で薄いことを特徴とする薄膜トランジスタ。
【請求項５】
請求項１乃至４のいずれか一項に記載の薄膜トランジスタを用いた表示装置。
【請求項６】
基板上に第１のゲート電極を形成する第１の工程と、該第１のゲート電極上に第１のゲート絶縁層を形成する第２の工程と、該第１のゲート絶縁層上に、Ｚｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体からなる半導体層を形成する第３の工程と、該半導体層上にソース電極およびドレイン電極を形成する第４の工程と、該半導体層、ソース電極及びドレイン電極上に第２のゲート絶縁層を形成する第５の工程と、該第２のゲート絶縁層上に第２のゲート電極を形成し、第１のゲート電極と第２のゲート電極を電気的に接続する第６の工程と、を少なくとも有する薄膜トランジスタの製造方法。
【請求項７】
前記半導体層の上面をウェットエッチングする工程を含むことを特徴とする、請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記ウェットエッチングにより半導体層上面をエッチングする深さは、半導体層の厚さをｄとした場合、１ｎｍ以上、（ｄ−１０）ｎｍ以下であることを特徴とする、請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記第５の工程に含まれる絶縁膜の堆積より後に２００℃以上の熱処理を施すことを特徴とする、請求項６乃至８のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項１】
第１のゲート電極と、該第１のゲート電極を覆う第１のゲート絶縁層と、該第１のゲート絶縁層の上の半導体層と、該半導体層の上の第２のゲート絶縁層と、該第２のゲート絶縁層の上の第２のゲート電極と、前記半導体層に電気的に接続されたドレイン電極及びソース電極を有する薄膜トランジスタであって、
前記半導体層がＺｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体であり、
前記第１のゲート電極が下方から前記半導体層への光の入射を遮り、前記第２のゲート電極が上方から前記半導体層への光の入射を遮り、
前記第２のゲート電極は前記第１のゲート絶縁層及び前記第２のゲート絶縁層を貫通して前記第１のゲート電極と電気的に接続され、少なくとも一方の側方から前記半導体層に入射する光を遮ることを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層のバンドギャップが３ｅＶ以上であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
請求項１または２に記載の薄膜トランジスタであって、該第２のゲート電極が前記第１のゲート絶縁層及び前記第２のゲート絶縁層を貫通して前記第１のゲート電極と電気的に接続する領域の、薄膜トランジスタのチャネル長方向への正射影の幅が該薄膜トランジスタのチャネル長よりも大きいことを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれか一項に記載の薄膜トランジスタであって、ドレイン電極及びソース電極が半導体層の上面に接して存在し、ドレイン電極及びソース電極下部の半導体層の膜厚をｄとした場合、チャネルとして機能する領域の半導体層の膜厚が、ｄよりも１ｎｍ以上、（ｄ−１０）ｎｍ以下の範囲で薄いことを特徴とする薄膜トランジスタ。
【請求項５】
請求項１乃至４のいずれか一項に記載の薄膜トランジスタを用いた表示装置。
【請求項６】
基板上に第１のゲート電極を形成する第１の工程と、該第１のゲート電極上に第１のゲート絶縁層を形成する第２の工程と、該第１のゲート絶縁層上に、Ｚｎ、Ｇａ、Ｉｎ、Ｓｎのうち少なくとも１種以上を含む非晶質酸化物半導体からなる半導体層を形成する第３の工程と、該半導体層上にソース電極およびドレイン電極を形成する第４の工程と、該半導体層、ソース電極及びドレイン電極上に第２のゲート絶縁層を形成する第５の工程と、該第２のゲート絶縁層上に第２のゲート電極を形成し、第１のゲート電極と第２のゲート電極を電気的に接続する第６の工程と、を少なくとも有する薄膜トランジスタの製造方法。
【請求項７】
前記半導体層の上面をウェットエッチングする工程を含むことを特徴とする、請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記ウェットエッチングにより半導体層上面をエッチングする深さは、半導体層の厚さをｄとした場合、１ｎｍ以上、（ｄ−１０）ｎｍ以下であることを特徴とする、請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記第５の工程に含まれる絶縁膜の堆積より後に２００℃以上の熱処理を施すことを特徴とする、請求項６乃至８のいずれか一項に記載の薄膜トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
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【図１５】
【図１６】
【公開番号】特開２０１１−７１４７６（Ｐ２０１１−７１４７６Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２０１０−１３４３４１（Ｐ２０１０−１３４３４１）
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２２年６月１１日（２０１０．６．１１）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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