デュアル仕事関数ゲート構造
トランジスタを有する半導体チップが記載されている。前記トランジスタは、ゲート誘電体にわたって設けられたゲート電極を有する。前記ゲート電極は、前記ゲート誘電体上に設けられた第1ゲート材料、及び前記ゲート誘電体上に設けられた第2ゲート材料を有する。前記第1ゲート材料は前記第2ゲート材料とは異なる。前記第2ゲート材料はまた、前記ゲート電極のソース領域又はドレイン領域にも設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術分野は概して、半導体デバイスに関し、より重要には、デュアル仕事関数ゲート構造に関する。
【背景技術】
【０００２】
図1と図2は、相補的半導体デバイス技術−たとえばCMOS−に関する詳細を表している。図1は、平衡状態でのnMOSデバイスとpMOSデバイスの両方のMOS構造についてのエネルギーバンド図を表している。図1の方法（これは一般的な方法である）によると、両デバイスの設計は、平衡状態において、high-k誘電体102_N/nMOSのpウエル103_N界面でのフェルミ準位、及びhigh-k誘電体102_P/pMOSのnウエル103_P界面でのフェルミ準位が、伝導帯(Ec)と価電子帯(Ev)の間の約半分となるように行われる。ここで、平衡とは基本的に、「オフ状態」のデバイスに相当する。フェルミ準位を、EcとEvとの間に設定することで、そのデバイスは、最小伝導状態に保たれる（なぜなら伝導帯はほとんど自由電子を持っておらず、価電子帯はほとんど自由正孔を持っていないからである）。
【０００３】
上述したようにフェルミ準位を、EcとEvとの間に設定するため、nMOSのpウエル103_N及びpMOSのnウエル103_Pにおいて適切な大きさのバンド曲がりを誘起する特定のゲート金属材料が選ばれる。特に、所望のバンド曲がりを実現するため、nMOSのゲート101_Nに用いられる材料は一般的に、pMOSのゲート104_Pに用いられる材料よりも小さな仕事関数を有する（つまりpMOSの仕事関数104_Pは一般的に、nMOSの仕事関数104_Nよりも大きい）。
【０００４】
図2は、オフ状態ではないアクティブ状態である図1のデバイスを表している。nMOSデバイスの場合では、正のゲート−ソース電圧は基本的に、誘電体/ウエル界面205_Nでのフェルミ準位付近に伝導帯を設定するさらなるバンド曲がりを生じさせる。伝導帯Ecがフェルミ準位付近であるとき、自由電子は十分な数となる。よって、伝導性チャネルが界面205_Nに形成される。この状態は「オン状態」のデバイスに相当する。同様に、nMOSデバイスの場合では、負のゲート−ソース電圧は基本的に、誘電体/ウエル界面205_Pでのフェルミ準位付近に価電子帯を設定するさらなるバンド曲がりを生じさせる。価電子帯Evがフェルミ準位の上にあるとき、自由正孔は十分な数となる。よって伝導性チャネルが界面205_Pに形成される。この状態は「オン状態」のデバイスに相当する。
【発明の概要】
【課題を解決するための手段】
【０００５】
半導体チップはトランジスタを有し、前記トランジスタはゲート誘電体にわたって設けられるゲート電極を有し、前記ゲート電極は前記ゲート誘電体上に設けられる第1ゲート材料及び前記ゲート誘電体上に設けられる第2ゲート材料を有し、前記第1ゲート材料は前記第2ゲート材料とは異なり、かつ、前記第2ゲート材料は前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられる。
【０００６】
トランジスタのゲート電極を形成する工程を有する方法は、ゲート誘電体の第1領域上に第1ゲート材料を堆積する工程、及び、前記ゲート誘電体の第2領域上に第2ゲート材料を堆積する工程、によって前記トランジスタを形成し、前記第2ゲート材料は、前記ゲート電極のソース側又はドレイン側に存在し、前記第1ゲート材料と前記第2ゲート材料は、それぞれ異なる仕事関数を有する。
【０００７】
半導体ダイはn型トランジスタとp型トランジスタを有し、前記n型トランジスタはゲート誘電体にわたって設けられるゲート電極を有し、前記ゲート電極は前記ゲート誘電体上に設けられる第1ゲート材料及び前記ゲート誘電体上に設けられる第2ゲート材料を有し、かつ、前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有し、前記第2ゲート材料は、前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられ、前記p型トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、前記p型トランジスタのゲート電極は、前記p型トランジスタのゲート誘電体上に設けられる前記第1ゲート材料、及び、前記p型トランジスタのゲート誘電体上に設けられる前記第2ゲート材料を有し、かつ、前記p型トランジスタの第1ゲート材料は、前記p型トランジスタのゲート電極のソース領域又はドレイン領域のいずれかに設けられる。
【図面の簡単な説明】
【０００８】
【図１】平衡状態での従来のnMOS及びpMOSデバイスを表している。
【図２】アクティブモードの従来のnMOS及びpMOSデバイスを表している。
【図３】aとbは、従来のnMOSデバイスのチャネルに沿ったバンド図を表している。
【図４】aとbは、改良されたnMOSデバイスのチャネルに沿ったバンド図を表している。
【図５】aとbは、改良されたpMOSデバイスのチャネルに沿ったバンド図を表している。
【図６】a乃至fは、従来のデュアルメタルゲートの製造プロセスを表している。
【図７】a乃至fは、図4a,b及び図5a,bの改良されたデバイスを製造することのできるデュアルメタルゲート製造プロセスを表している。
【図８ａ】非対称nMOS及びpMOSデバイスの実施例を表している。各デバイスはデュアルメタルゲートを有している。
【図８ｂ】デュアルメタルゲートを有する垂直ドレイン型nMOS(VDnMOS)デバイスの実施例を表している。
【図８ｃ】デュアルメタルゲートを有する横方向拡散MOS(LDMOS)デバイスの実施例を表している。
【発明を実施するための形態】
【０００９】
図3aと図3bは、図1と図2で説明したnMOSデバイスのチャネルに沿ったバンド図を表している。図3aは「オフ状態」のデバイスに相当し、図3bは「オン状態」のデバイスに相当する。図3aを参照すると、n+ソース/ドレイン拡張部が存在することで、pウエル内部にバンド曲がり301が生じる。ゲート長が、これまでのデバイスの製造におけるゲート長よりも長いときには、バンド曲がり301は、ゲート付近のpウエル内部でのエネルギーバンドプロファイルのほんの一部しか表さない。しかしゲート長は絶えず減少しているので、バンド曲がり301は、ゲート付近のエネルギーバンドプロファイルのかなりの部分を表し、かつ、バンド曲がり301の効果はますます顕著になる。たとえばバンド曲がり301の存在は、閾値電圧の減少に寄与すると考えられている。
【００１０】
図3bを参照すると、n+ドレイン拡張部が存在することで、pウエルとn+ドレイン拡張部の界面（付近）での鋭いバンド曲がり302が生じる。鋭いバンド曲がり302は、極端に高い電場に相当する。その極端に高い電場は、「ホットキャリア」に係る多数の問題−たとえば基板電流、アバランシェ降伏、エネルギーバリアの低下、及び閾値のシフト−の原因であると考えられている。
【００１１】
図4aと図4bは、図3aと図3bのnMOSデバイスと比較した、ゲート電極付近でのバンド曲がり特性が改善されたnMOSデバイスの設計を表している。図4aはオフ状態のデバイスを表し、図4bはオン状態のデバイスを表す。
【００１２】
特に、当該デバイスのゲート構造は、1)外側部分402aと402b、及び2)内側部分403の3つの部分を有することが分かる。ある実施例においては、図4aと図4bで観察されるn型デバイスについては、外側部分402aと402bがp型デバイスゲート金属で構成され、かつ、内側部分403はn型デバイスゲート金属で構成される。よって外側部分402aと402bは、内側部分403よりも大きな仕事関数を有する。
【００１３】
この場合では、ゲートの外側領域402aと402bでの仕事関数が大きいことによる効果は、図1のpMOSデバイスについて観察された効果と同様の効果を有する。つまり、大きな仕事関数を有する材料は、バンド曲がりを誘起する。そのバンド曲がりは、図3aで観察された準位と比較して、フェルミ準位よりも「上に」伝導帯と価電子帯を引き上げる。そのため、図4のオフ状態のデバイスのpウエル/拡張部の界面領域でのバンド曲がり401は、図3aのデバイスにおいて観察されるバンド曲がり301よりも小さい。その結果、n+ソース/ドレイン拡張部の存在によって引き起こされる閾値電圧の減少は、実質的に排除又は抑制される。
【００１４】
同様に図4bを参照すると、仕事関数の大きな材料402bが価電子帯と伝導帯の上方への引き上げを誘起することで、図3bのオン状態のデバイスと比較して、図4bのオン状態のデバイスでのpウエル/n+ドレイン拡張部の界面（付近）でのバンド曲がりは鋭くなくなる。その鋭くないバンド曲がり404は弱い電場に相当する。これは「ホットキャリア」効果を緩和する。バンド曲がりはまた、pウエル/n+ソース拡張部でも生成される。図4bで観察されるように、小さなバリアが生成されるが、このバリアは、ドーピング準位とゲート金属材料を適切に選ぶことによって抑制又は解消されうる。
【００１５】
図5aと図5bは、従来技術に係るpMOSデバイスと比較した、ゲート電極付近でのバンド曲がり特性が改善されたpMOSデバイスの設計を表している。図5aはオフ状態のデバイスを表し、図5bはオン状態のデバイスを表す。
【００１６】
特に、当該デバイスのゲート構造は、1)外側部分502aと502b、及び2)内側部分503の3つの部分を有することが分かる。ある実施例においては、図5aと図5bで観察されるp型デバイスについては、外側部分502aと502bがn型デバイスゲート金属で構成され、かつ、内側部分503はp型デバイスゲート金属で構成される。よって外側部分502aと502bは、内側部分503よりも小さな仕事関数を有する。
【００１７】
この場合では、ゲートの外側領域502aと502bでの仕事関数が小さいことによる効果は、図1のnMOSデバイスについて観察された効果と同様の効果を有する。つまり、小さな仕事関数を有する材料は、バンド曲がりを誘起する。そのバンド曲がりは、フェルミ準位よりも「下に」伝導帯と価電子帯を引き下げる。そのため、図5aのオフ状態のデバイスのnウエル/拡張部の界面領域でのバンド曲がり501は、従来技術に係る（シングルゲートメタル）デバイスにおけるnウエル/拡張部の対応するバンド曲がりよりも小さい。その結果、p+ソース/ドレイン拡張部の存在によって引き起こされる閾値電圧の減少は、実質的に排除又は抑制される。
【００１８】
同様に図5bを参照すると、仕事関数の小さな材料502bが価電子帯と伝導帯の下方への引き下げを誘起することで、従来技術に係る（シングルゲートメタル）デバイスと比較して、図5bのオン状態のデバイスでのnウエル/p+ドレイン拡張部の界面（付近）でのバンド曲がりは鋭くなくなる。その鋭くないバンド曲がり504は弱い電場に相当する。これは「ホットキャリア」効果を緩和する。バンド曲がりはまた、pウエル/n+ソース拡張部でも生成される。図5bで観察されるように、小さなバリアが生成されるが、このバリアは、ドーピング準位とゲート金属材料を適切に選ぶことによって抑制又は解消されうる。
【００１９】
たとえ「nMOS」及び「pMOS」という語が上述の図4a,b及び図5a,bで用いられているとしても（「nMOS」及び「pMOS」はそれぞれ、n型の金属−酸化物−半導体及びp型の金属−酸化物−半導体を意味する）、便宜上、これらの語は、技術的には酸化物ではないゲート誘電体を有するデバイスにも適用されるものと解される。「n型デバイス」及び「p型デバイス」という語もまた利用されてよい。しかもたとえ「ゲート金属」という語が上述の図4a,b及び図5a,bで用いられているとしても、便宜上、「ゲート金属」という語は、技術的には金属ではないゲート材料（たとえば高濃度ドーピングされた多結晶シリコン）にも適用されるものと解される。「ゲート材料」、「ゲート電極」、及び「ゲート電極材料」等の語もまた利用されてよい。また便宜上、デバイスの図は、たとえばソース/ドレイン電極（各対応するソース/ドレイン拡張部と電気的に結合するものと解される）、デバイスの図示されたゲート金属上に存在する金属ゲート充填材料、側壁スペーサ等の周知のデバイス構造を図示していない。
【００２０】
図6A〜図6Fは、各異なるゲート金属を有するnMOS及びpMOSの従来技術に係る製造方法を表している。図6Aは、ゲート誘電体601a,bが上方に堆積されたnMOSデバイス及びpMOSデバイスを表している。図6Bでは、nMOSデバイス用のゲート金属602a,bが、両デバイスのゲート誘電体601a,b上に堆積される。よって図6Cにおいて観察されるように、フォトレジスト603a,bは、ウエハ上にコーティングされ、かつ、pMOSデバイスのゲート領域にわたって開口部604を形成するようにパターニングされる。それによりpMOSデバイス内に存在するnMOSゲート金属602bが曝露される。nMOSデバイス全体にわたるnMOSゲート材料602aは、フォトレジスト603aによって覆われる。
【００２１】
図6Dにおいて観察されるように、pMOSデバイスのゲート領域内において曝露されたnMOSゲート金属602bはエッチングにより除去される。nMOSデバイスのゲート領域内におけるnMOSゲート金属602aは、エッチング中、フォトレジスト603aによって保護される。図6Eにおいて観察されるように、pMOSゲート金属605は、pMOSデバイスのゲート誘電体全体にわたって堆積される。図6Fにおいて観察されるように、フォトレジスト603a,bが除去されることで、nMOSデバイスのゲート領域内にはnMOSゲート材料602aが残され、かつ、pMOSデバイスのゲート領域内にはpMOSゲート材料605が残される。図6Fにおいて観察されるように、製造されたデバイスは、ゲート誘電体上に1つのゲート金属しか有していない。
【００２２】
図7A〜図7Fは、図6A〜図6Fとは対照的に、1つのデバイスのゲート誘電体上に2つ以上のゲート材料を有するデバイスを製造することが可能なプロセスを表している。図7Aは、ゲート誘電体701a,bが上方に堆積されたnMOSデバイス及びpMOSデバイスを表している。図7bでは、n型ゲート材料702a,bが、両デバイスのゲート誘電体上に堆積される。
図7Cにおいて観察されるように、フォトレジスト703a,bは、ウエハ上にコーティングされ、かつ、n型デバイスのゲート端部にわたって一対の開口部704を形成し、かつ、p型デバイスのゲート中心部にわたって1つの開口部705を形成するようにパターニングされる。開口部の各々は、下地のn型ゲート材料702a,bを曝露する。曝露されたn型ゲート材料は続いてエッチングされる。エッチングは、ドライエッチング−たとえばHCl又はSF6を基本とするエッチング−により行われてよい。
【００２３】
図7Eにおいて観察されるように、曝露されたn型ゲート材料が除去されるとき、p型ゲート材料706a,bが、その曝露されたn型ゲート材料が存在した場所に堆積される。続いてフォトレジストが除去されることで、ゲート誘電体上にn型ゲート金属及びp型ゲート金属を有するデバイスが残される。
【００２４】
特に、代替手法においては、p型ゲート材料は、n型ゲート材料の前に堆積されてよい。この場合、フォトレジストパターンは、図7bと比較して、「切り替わる」（つまり、p型デバイスは一対の開口部を有し、n型デバイスは1つの開口部を有する）。
【００２５】
ゲート材料に用いられる材料の種類は実施例によって変化してよい。上述したように、一の手法によると、p型デバイスに用いられるゲート材料（「p型のゲート材料」）は、p型デバイスのゲート誘電体上だけではなく、n型デバイスのゲート誘電体上にも堆積される。同様に、n型デバイスに用いられるゲート材料（「n型のゲート材料」）は、n型デバイスのゲート誘電体上だけではなく、p型デバイスのゲート誘電体上にも堆積される。一般的には、上述したように、p型ゲート材料は、n型ゲート材料よりも大きな仕事関数を有する。適切なゲート材料は、多結晶シリコン、タングステン、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物、及び金属酸化物を含むが、これらに限定されるわけではない。当技術分野において知られているように、ゲート材料は、様々なプロセス−たとえば化学気相成長法若しくは原子層堆積又はスパッタリング−によって堆積されてよい。
【００２６】
p型ゲート材料がp型デバイスとn型デバイスの両方の上に堆積され、かつ、n型ゲート材料がp型デバイスとn型デバイスの両方の上に堆積されるときに、プロセス工程の数の観点における効率性が実現される。しかし代替手法は、n型デバイスとp型デバイスのうちの一のデバイスのみに用いられるゲート金属を用いることで、所望のバンド曲がりを実現してもよい。当業者は、係る代替手法が必要なときに、用途と材料を決定することができる。
【００２７】
またある実施例では、デバイスのゲート長は、製造プロセスにより実現可能な最小ゲート長よりも長い。たとえばロジックプロセスでは、典型的には、ロジックトランジスタの最小の製造部位はゲート長である。よって、本明細書で説明したゲート構造を有するデバイスは、ロジックトランジスタよりも長いゲート長を有する（ロジックトランジスタの場合、1つの最小製造部位よりもむしろ、上述したように多数の部位が1つのゲート上に形成されるためである）。たとえば一の実施例によると、本明細書で説明したゲート構造を有するデバイスは、高電圧アナログ信号回路及び/又は高電圧混成信号回路を実装するのに用いられる。係るデバイスは、部位のゲート長が最小のロジックトランジスタを有する同一の半導体デバイス上に集積されてよい。たとえばデジタル部品（たとえばプロセスコア、メモリ等）及びアナログ/混成信号部品（たとえば増幅器、I/Oドライバ等）を有するシステム・オン・チップ(SOC)が、そのアナログ/混成信号部品用に本明細書で説明したゲート構造を有するデバイスを利用してよい。
【００２８】
たとえ上述の例が、外側ゲート端部金属と下地のソース/ドレイン拡張部の先端とが厳密に位置合わせされている様子を表しているとしても、係る手法が単なる例に過ぎないことを指摘しておくことは重要である。適切なバンド曲がりが実現されている限り、デュアルゲート金属構造の内側ゲート金属と外側ゲート金属との間の境界の位置は、変化してもよい。しかも図8Aで示されているように（詳細については後述する）、一部のデバイスの設計は、複数の端部のうちの一の上のみ−たとえばソース側のみ又はドレイン側のみ−に様々な外側端部ゲート材料を有してよい。たとえば、ホットキャリア効果が最も懸念されるデバイスの設計は、ゲートのソース側ではなくそのゲートのドレイン側に様々な外側端部ゲート材料を設けるように選んでよい。同様に、ホットキャリア効果の心配がなく、ゲートのソース付近で実質的に平坦ではないエネルギーバンド構造に関する懸念のあるデバイスの設計は、そのゲートのドレイン側ではなく、そのゲートのソース側にのみ様々なゲート材料を加えるように選ばれてよい。
【００２９】
さらに上述の例が、様々な外側端部ゲート材料がソースとドレインの両方に存在する場合に、同一のゲート材料が両端部に用いられることを示しているとしても、一対の外側端部ゲート材料が異なるような代替デバイス設計も存在してよい。たとえば第1外側端部ゲート材料が、そのゲートのソース側で、そのゲートのソース側付近のバリア高さを制御するのに用いられ、かつ、第2外側端部ゲート材料−前記ソース側で用いられるゲート材料とは異なる−が、ドレイン側で、ウエルとドレインとの間の電場を弱めるのに用いられてもよい。
【００３０】
図8A〜図8Cは、上述したデュアル金属ゲート構造を備えるように形成可能な様々な種類のトランジスタを表している。図8Aは、n型の非対称デバイス及びp型の非対称デバイスを表している。特に、これらのデバイスは、ソース側ではなくドレイン側付近にのみ異なる外側端部金属を有する（特に、n型デバイスのp型ゲート金属及びp型デバイスのn型ゲート金属）。そのため、これらのデバイスは、ウエル/ドレイン拡張部付近の電場を減少させるバンド曲がりを与えようとするだけである。
【００３１】
図8Bは、デュアル金属ゲート構造を有する垂直ドレインnMOSデバイス(VDnMOS)を表している。当技術分野において知られているように、VDnMOSデバイスは、そのゲートのドレイン端部付近に材料801を挿入することによって、ウエルとドレインとの間の接合間での高い電場の問題を解決する。トレンチ801の挿入は、外部のドレインコンタクトからゲート端部へ高抵抗路を生成するので、ゲート下の領域での電場は減少する。それに加えて、高濃度ドーピングされたドレイン注入部及び先端部は、ゲート下での浸食から守られる。このこともまたピーク電場を減少させる。このような電場の減少は、低キャリアエネルギー及びデバイスの信頼性向上となる。
【００３２】
図8Cは、デュアル金属ゲート構造を有する横方向拡散MOS(LDMOS)を表している。当技術分野において知られているように、LDMOSは、フィールドプレート802付近のドレイン拡張部(DEX)を拡張することによって、ウエルとドレインとの間の接合間で高電場を有するという問題を解決する。フィールドプレート802は、長いドレイン距離にわたって電場を拡散させるように機能するので、ピーク電場が減少し、かつホットキャリア効果の減少によってデバイスの寿命が改善される。
【技術分野】
【０００１】
本発明の技術分野は概して、半導体デバイスに関し、より重要には、デュアル仕事関数ゲート構造に関する。
【背景技術】
【０００２】
図1と図2は、相補的半導体デバイス技術−たとえばCMOS−に関する詳細を表している。図1は、平衡状態でのnMOSデバイスとpMOSデバイスの両方のMOS構造についてのエネルギーバンド図を表している。図1の方法（これは一般的な方法である）によると、両デバイスの設計は、平衡状態において、high-k誘電体102_N/nMOSのpウエル103_N界面でのフェルミ準位、及びhigh-k誘電体102_P/pMOSのnウエル103_P界面でのフェルミ準位が、伝導帯(Ec)と価電子帯(Ev)の間の約半分となるように行われる。ここで、平衡とは基本的に、「オフ状態」のデバイスに相当する。フェルミ準位を、EcとEvとの間に設定することで、そのデバイスは、最小伝導状態に保たれる（なぜなら伝導帯はほとんど自由電子を持っておらず、価電子帯はほとんど自由正孔を持っていないからである）。
【０００３】
上述したようにフェルミ準位を、EcとEvとの間に設定するため、nMOSのpウエル103_N及びpMOSのnウエル103_Pにおいて適切な大きさのバンド曲がりを誘起する特定のゲート金属材料が選ばれる。特に、所望のバンド曲がりを実現するため、nMOSのゲート101_Nに用いられる材料は一般的に、pMOSのゲート104_Pに用いられる材料よりも小さな仕事関数を有する（つまりpMOSの仕事関数104_Pは一般的に、nMOSの仕事関数104_Nよりも大きい）。
【０００４】
図2は、オフ状態ではないアクティブ状態である図1のデバイスを表している。nMOSデバイスの場合では、正のゲート−ソース電圧は基本的に、誘電体/ウエル界面205_Nでのフェルミ準位付近に伝導帯を設定するさらなるバンド曲がりを生じさせる。伝導帯Ecがフェルミ準位付近であるとき、自由電子は十分な数となる。よって、伝導性チャネルが界面205_Nに形成される。この状態は「オン状態」のデバイスに相当する。同様に、nMOSデバイスの場合では、負のゲート−ソース電圧は基本的に、誘電体/ウエル界面205_Pでのフェルミ準位付近に価電子帯を設定するさらなるバンド曲がりを生じさせる。価電子帯Evがフェルミ準位の上にあるとき、自由正孔は十分な数となる。よって伝導性チャネルが界面205_Pに形成される。この状態は「オン状態」のデバイスに相当する。
【発明の概要】
【課題を解決するための手段】
【０００５】
半導体チップはトランジスタを有し、前記トランジスタはゲート誘電体にわたって設けられるゲート電極を有し、前記ゲート電極は前記ゲート誘電体上に設けられる第1ゲート材料及び前記ゲート誘電体上に設けられる第2ゲート材料を有し、前記第1ゲート材料は前記第2ゲート材料とは異なり、かつ、前記第2ゲート材料は前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられる。
【０００６】
トランジスタのゲート電極を形成する工程を有する方法は、ゲート誘電体の第1領域上に第1ゲート材料を堆積する工程、及び、前記ゲート誘電体の第2領域上に第2ゲート材料を堆積する工程、によって前記トランジスタを形成し、前記第2ゲート材料は、前記ゲート電極のソース側又はドレイン側に存在し、前記第1ゲート材料と前記第2ゲート材料は、それぞれ異なる仕事関数を有する。
【０００７】
半導体ダイはn型トランジスタとp型トランジスタを有し、前記n型トランジスタはゲート誘電体にわたって設けられるゲート電極を有し、前記ゲート電極は前記ゲート誘電体上に設けられる第1ゲート材料及び前記ゲート誘電体上に設けられる第2ゲート材料を有し、かつ、前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有し、前記第2ゲート材料は、前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられ、前記p型トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、前記p型トランジスタのゲート電極は、前記p型トランジスタのゲート誘電体上に設けられる前記第1ゲート材料、及び、前記p型トランジスタのゲート誘電体上に設けられる前記第2ゲート材料を有し、かつ、前記p型トランジスタの第1ゲート材料は、前記p型トランジスタのゲート電極のソース領域又はドレイン領域のいずれかに設けられる。
【図面の簡単な説明】
【０００８】
【図１】平衡状態での従来のnMOS及びpMOSデバイスを表している。
【図２】アクティブモードの従来のnMOS及びpMOSデバイスを表している。
【図３】aとbは、従来のnMOSデバイスのチャネルに沿ったバンド図を表している。
【図４】aとbは、改良されたnMOSデバイスのチャネルに沿ったバンド図を表している。
【図５】aとbは、改良されたpMOSデバイスのチャネルに沿ったバンド図を表している。
【図６】a乃至fは、従来のデュアルメタルゲートの製造プロセスを表している。
【図７】a乃至fは、図4a,b及び図5a,bの改良されたデバイスを製造することのできるデュアルメタルゲート製造プロセスを表している。
【図８ａ】非対称nMOS及びpMOSデバイスの実施例を表している。各デバイスはデュアルメタルゲートを有している。
【図８ｂ】デュアルメタルゲートを有する垂直ドレイン型nMOS(VDnMOS)デバイスの実施例を表している。
【図８ｃ】デュアルメタルゲートを有する横方向拡散MOS(LDMOS)デバイスの実施例を表している。
【発明を実施するための形態】
【０００９】
図3aと図3bは、図1と図2で説明したnMOSデバイスのチャネルに沿ったバンド図を表している。図3aは「オフ状態」のデバイスに相当し、図3bは「オン状態」のデバイスに相当する。図3aを参照すると、n+ソース/ドレイン拡張部が存在することで、pウエル内部にバンド曲がり301が生じる。ゲート長が、これまでのデバイスの製造におけるゲート長よりも長いときには、バンド曲がり301は、ゲート付近のpウエル内部でのエネルギーバンドプロファイルのほんの一部しか表さない。しかしゲート長は絶えず減少しているので、バンド曲がり301は、ゲート付近のエネルギーバンドプロファイルのかなりの部分を表し、かつ、バンド曲がり301の効果はますます顕著になる。たとえばバンド曲がり301の存在は、閾値電圧の減少に寄与すると考えられている。
【００１０】
図3bを参照すると、n+ドレイン拡張部が存在することで、pウエルとn+ドレイン拡張部の界面（付近）での鋭いバンド曲がり302が生じる。鋭いバンド曲がり302は、極端に高い電場に相当する。その極端に高い電場は、「ホットキャリア」に係る多数の問題−たとえば基板電流、アバランシェ降伏、エネルギーバリアの低下、及び閾値のシフト−の原因であると考えられている。
【００１１】
図4aと図4bは、図3aと図3bのnMOSデバイスと比較した、ゲート電極付近でのバンド曲がり特性が改善されたnMOSデバイスの設計を表している。図4aはオフ状態のデバイスを表し、図4bはオン状態のデバイスを表す。
【００１２】
特に、当該デバイスのゲート構造は、1)外側部分402aと402b、及び2)内側部分403の3つの部分を有することが分かる。ある実施例においては、図4aと図4bで観察されるn型デバイスについては、外側部分402aと402bがp型デバイスゲート金属で構成され、かつ、内側部分403はn型デバイスゲート金属で構成される。よって外側部分402aと402bは、内側部分403よりも大きな仕事関数を有する。
【００１３】
この場合では、ゲートの外側領域402aと402bでの仕事関数が大きいことによる効果は、図1のpMOSデバイスについて観察された効果と同様の効果を有する。つまり、大きな仕事関数を有する材料は、バンド曲がりを誘起する。そのバンド曲がりは、図3aで観察された準位と比較して、フェルミ準位よりも「上に」伝導帯と価電子帯を引き上げる。そのため、図4のオフ状態のデバイスのpウエル/拡張部の界面領域でのバンド曲がり401は、図3aのデバイスにおいて観察されるバンド曲がり301よりも小さい。その結果、n+ソース/ドレイン拡張部の存在によって引き起こされる閾値電圧の減少は、実質的に排除又は抑制される。
【００１４】
同様に図4bを参照すると、仕事関数の大きな材料402bが価電子帯と伝導帯の上方への引き上げを誘起することで、図3bのオン状態のデバイスと比較して、図4bのオン状態のデバイスでのpウエル/n+ドレイン拡張部の界面（付近）でのバンド曲がりは鋭くなくなる。その鋭くないバンド曲がり404は弱い電場に相当する。これは「ホットキャリア」効果を緩和する。バンド曲がりはまた、pウエル/n+ソース拡張部でも生成される。図4bで観察されるように、小さなバリアが生成されるが、このバリアは、ドーピング準位とゲート金属材料を適切に選ぶことによって抑制又は解消されうる。
【００１５】
図5aと図5bは、従来技術に係るpMOSデバイスと比較した、ゲート電極付近でのバンド曲がり特性が改善されたpMOSデバイスの設計を表している。図5aはオフ状態のデバイスを表し、図5bはオン状態のデバイスを表す。
【００１６】
特に、当該デバイスのゲート構造は、1)外側部分502aと502b、及び2)内側部分503の3つの部分を有することが分かる。ある実施例においては、図5aと図5bで観察されるp型デバイスについては、外側部分502aと502bがn型デバイスゲート金属で構成され、かつ、内側部分503はp型デバイスゲート金属で構成される。よって外側部分502aと502bは、内側部分503よりも小さな仕事関数を有する。
【００１７】
この場合では、ゲートの外側領域502aと502bでの仕事関数が小さいことによる効果は、図1のnMOSデバイスについて観察された効果と同様の効果を有する。つまり、小さな仕事関数を有する材料は、バンド曲がりを誘起する。そのバンド曲がりは、フェルミ準位よりも「下に」伝導帯と価電子帯を引き下げる。そのため、図5aのオフ状態のデバイスのnウエル/拡張部の界面領域でのバンド曲がり501は、従来技術に係る（シングルゲートメタル）デバイスにおけるnウエル/拡張部の対応するバンド曲がりよりも小さい。その結果、p+ソース/ドレイン拡張部の存在によって引き起こされる閾値電圧の減少は、実質的に排除又は抑制される。
【００１８】
同様に図5bを参照すると、仕事関数の小さな材料502bが価電子帯と伝導帯の下方への引き下げを誘起することで、従来技術に係る（シングルゲートメタル）デバイスと比較して、図5bのオン状態のデバイスでのnウエル/p+ドレイン拡張部の界面（付近）でのバンド曲がりは鋭くなくなる。その鋭くないバンド曲がり504は弱い電場に相当する。これは「ホットキャリア」効果を緩和する。バンド曲がりはまた、pウエル/n+ソース拡張部でも生成される。図5bで観察されるように、小さなバリアが生成されるが、このバリアは、ドーピング準位とゲート金属材料を適切に選ぶことによって抑制又は解消されうる。
【００１９】
たとえ「nMOS」及び「pMOS」という語が上述の図4a,b及び図5a,bで用いられているとしても（「nMOS」及び「pMOS」はそれぞれ、n型の金属−酸化物−半導体及びp型の金属−酸化物−半導体を意味する）、便宜上、これらの語は、技術的には酸化物ではないゲート誘電体を有するデバイスにも適用されるものと解される。「n型デバイス」及び「p型デバイス」という語もまた利用されてよい。しかもたとえ「ゲート金属」という語が上述の図4a,b及び図5a,bで用いられているとしても、便宜上、「ゲート金属」という語は、技術的には金属ではないゲート材料（たとえば高濃度ドーピングされた多結晶シリコン）にも適用されるものと解される。「ゲート材料」、「ゲート電極」、及び「ゲート電極材料」等の語もまた利用されてよい。また便宜上、デバイスの図は、たとえばソース/ドレイン電極（各対応するソース/ドレイン拡張部と電気的に結合するものと解される）、デバイスの図示されたゲート金属上に存在する金属ゲート充填材料、側壁スペーサ等の周知のデバイス構造を図示していない。
【００２０】
図6A〜図6Fは、各異なるゲート金属を有するnMOS及びpMOSの従来技術に係る製造方法を表している。図6Aは、ゲート誘電体601a,bが上方に堆積されたnMOSデバイス及びpMOSデバイスを表している。図6Bでは、nMOSデバイス用のゲート金属602a,bが、両デバイスのゲート誘電体601a,b上に堆積される。よって図6Cにおいて観察されるように、フォトレジスト603a,bは、ウエハ上にコーティングされ、かつ、pMOSデバイスのゲート領域にわたって開口部604を形成するようにパターニングされる。それによりpMOSデバイス内に存在するnMOSゲート金属602bが曝露される。nMOSデバイス全体にわたるnMOSゲート材料602aは、フォトレジスト603aによって覆われる。
【００２１】
図6Dにおいて観察されるように、pMOSデバイスのゲート領域内において曝露されたnMOSゲート金属602bはエッチングにより除去される。nMOSデバイスのゲート領域内におけるnMOSゲート金属602aは、エッチング中、フォトレジスト603aによって保護される。図6Eにおいて観察されるように、pMOSゲート金属605は、pMOSデバイスのゲート誘電体全体にわたって堆積される。図6Fにおいて観察されるように、フォトレジスト603a,bが除去されることで、nMOSデバイスのゲート領域内にはnMOSゲート材料602aが残され、かつ、pMOSデバイスのゲート領域内にはpMOSゲート材料605が残される。図6Fにおいて観察されるように、製造されたデバイスは、ゲート誘電体上に1つのゲート金属しか有していない。
【００２２】
図7A〜図7Fは、図6A〜図6Fとは対照的に、1つのデバイスのゲート誘電体上に2つ以上のゲート材料を有するデバイスを製造することが可能なプロセスを表している。図7Aは、ゲート誘電体701a,bが上方に堆積されたnMOSデバイス及びpMOSデバイスを表している。図7bでは、n型ゲート材料702a,bが、両デバイスのゲート誘電体上に堆積される。
図7Cにおいて観察されるように、フォトレジスト703a,bは、ウエハ上にコーティングされ、かつ、n型デバイスのゲート端部にわたって一対の開口部704を形成し、かつ、p型デバイスのゲート中心部にわたって1つの開口部705を形成するようにパターニングされる。開口部の各々は、下地のn型ゲート材料702a,bを曝露する。曝露されたn型ゲート材料は続いてエッチングされる。エッチングは、ドライエッチング−たとえばHCl又はSF6を基本とするエッチング−により行われてよい。
【００２３】
図7Eにおいて観察されるように、曝露されたn型ゲート材料が除去されるとき、p型ゲート材料706a,bが、その曝露されたn型ゲート材料が存在した場所に堆積される。続いてフォトレジストが除去されることで、ゲート誘電体上にn型ゲート金属及びp型ゲート金属を有するデバイスが残される。
【００２４】
特に、代替手法においては、p型ゲート材料は、n型ゲート材料の前に堆積されてよい。この場合、フォトレジストパターンは、図7bと比較して、「切り替わる」（つまり、p型デバイスは一対の開口部を有し、n型デバイスは1つの開口部を有する）。
【００２５】
ゲート材料に用いられる材料の種類は実施例によって変化してよい。上述したように、一の手法によると、p型デバイスに用いられるゲート材料（「p型のゲート材料」）は、p型デバイスのゲート誘電体上だけではなく、n型デバイスのゲート誘電体上にも堆積される。同様に、n型デバイスに用いられるゲート材料（「n型のゲート材料」）は、n型デバイスのゲート誘電体上だけではなく、p型デバイスのゲート誘電体上にも堆積される。一般的には、上述したように、p型ゲート材料は、n型ゲート材料よりも大きな仕事関数を有する。適切なゲート材料は、多結晶シリコン、タングステン、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物、及び金属酸化物を含むが、これらに限定されるわけではない。当技術分野において知られているように、ゲート材料は、様々なプロセス−たとえば化学気相成長法若しくは原子層堆積又はスパッタリング−によって堆積されてよい。
【００２６】
p型ゲート材料がp型デバイスとn型デバイスの両方の上に堆積され、かつ、n型ゲート材料がp型デバイスとn型デバイスの両方の上に堆積されるときに、プロセス工程の数の観点における効率性が実現される。しかし代替手法は、n型デバイスとp型デバイスのうちの一のデバイスのみに用いられるゲート金属を用いることで、所望のバンド曲がりを実現してもよい。当業者は、係る代替手法が必要なときに、用途と材料を決定することができる。
【００２７】
またある実施例では、デバイスのゲート長は、製造プロセスにより実現可能な最小ゲート長よりも長い。たとえばロジックプロセスでは、典型的には、ロジックトランジスタの最小の製造部位はゲート長である。よって、本明細書で説明したゲート構造を有するデバイスは、ロジックトランジスタよりも長いゲート長を有する（ロジックトランジスタの場合、1つの最小製造部位よりもむしろ、上述したように多数の部位が1つのゲート上に形成されるためである）。たとえば一の実施例によると、本明細書で説明したゲート構造を有するデバイスは、高電圧アナログ信号回路及び/又は高電圧混成信号回路を実装するのに用いられる。係るデバイスは、部位のゲート長が最小のロジックトランジスタを有する同一の半導体デバイス上に集積されてよい。たとえばデジタル部品（たとえばプロセスコア、メモリ等）及びアナログ/混成信号部品（たとえば増幅器、I/Oドライバ等）を有するシステム・オン・チップ(SOC)が、そのアナログ/混成信号部品用に本明細書で説明したゲート構造を有するデバイスを利用してよい。
【００２８】
たとえ上述の例が、外側ゲート端部金属と下地のソース/ドレイン拡張部の先端とが厳密に位置合わせされている様子を表しているとしても、係る手法が単なる例に過ぎないことを指摘しておくことは重要である。適切なバンド曲がりが実現されている限り、デュアルゲート金属構造の内側ゲート金属と外側ゲート金属との間の境界の位置は、変化してもよい。しかも図8Aで示されているように（詳細については後述する）、一部のデバイスの設計は、複数の端部のうちの一の上のみ−たとえばソース側のみ又はドレイン側のみ−に様々な外側端部ゲート材料を有してよい。たとえば、ホットキャリア効果が最も懸念されるデバイスの設計は、ゲートのソース側ではなくそのゲートのドレイン側に様々な外側端部ゲート材料を設けるように選んでよい。同様に、ホットキャリア効果の心配がなく、ゲートのソース付近で実質的に平坦ではないエネルギーバンド構造に関する懸念のあるデバイスの設計は、そのゲートのドレイン側ではなく、そのゲートのソース側にのみ様々なゲート材料を加えるように選ばれてよい。
【００２９】
さらに上述の例が、様々な外側端部ゲート材料がソースとドレインの両方に存在する場合に、同一のゲート材料が両端部に用いられることを示しているとしても、一対の外側端部ゲート材料が異なるような代替デバイス設計も存在してよい。たとえば第1外側端部ゲート材料が、そのゲートのソース側で、そのゲートのソース側付近のバリア高さを制御するのに用いられ、かつ、第2外側端部ゲート材料−前記ソース側で用いられるゲート材料とは異なる−が、ドレイン側で、ウエルとドレインとの間の電場を弱めるのに用いられてもよい。
【００３０】
図8A〜図8Cは、上述したデュアル金属ゲート構造を備えるように形成可能な様々な種類のトランジスタを表している。図8Aは、n型の非対称デバイス及びp型の非対称デバイスを表している。特に、これらのデバイスは、ソース側ではなくドレイン側付近にのみ異なる外側端部金属を有する（特に、n型デバイスのp型ゲート金属及びp型デバイスのn型ゲート金属）。そのため、これらのデバイスは、ウエル/ドレイン拡張部付近の電場を減少させるバンド曲がりを与えようとするだけである。
【００３１】
図8Bは、デュアル金属ゲート構造を有する垂直ドレインnMOSデバイス(VDnMOS)を表している。当技術分野において知られているように、VDnMOSデバイスは、そのゲートのドレイン端部付近に材料801を挿入することによって、ウエルとドレインとの間の接合間での高い電場の問題を解決する。トレンチ801の挿入は、外部のドレインコンタクトからゲート端部へ高抵抗路を生成するので、ゲート下の領域での電場は減少する。それに加えて、高濃度ドーピングされたドレイン注入部及び先端部は、ゲート下での浸食から守られる。このこともまたピーク電場を減少させる。このような電場の減少は、低キャリアエネルギー及びデバイスの信頼性向上となる。
【００３２】
図8Cは、デュアル金属ゲート構造を有する横方向拡散MOS(LDMOS)を表している。当技術分野において知られているように、LDMOSは、フィールドプレート802付近のドレイン拡張部(DEX)を拡張することによって、ウエルとドレインとの間の接合間で高電場を有するという問題を解決する。フィールドプレート802は、長いドレイン距離にわたって電場を拡散させるように機能するので、ピーク電場が減少し、かつホットキャリア効果の減少によってデバイスの寿命が改善される。
【特許請求の範囲】
【請求項１】
トランジスタを有する半導体チップであって、
前記トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、
前記ゲート電極は、前記ゲート誘電体上に設けられる第1ゲート材料、及び、前記ゲート誘電体上に設けられる第2ゲート材料を有し、
前記第1ゲート材料は前記第2ゲート材料とは異なり、かつ、
前記第2ゲート材料は、前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられる、
半導体チップ。
【請求項２】
前記トランジスタがn型デバイスで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有する、
請求項1に記載の半導体チップ。
【請求項３】
前記第1ゲート材料及び前記第2ゲート材料が、前記ゲート誘電体上で互いに横方向に隣接する、請求項1に記載の半導体チップ。
【請求項４】
第2トランジスタを有する請求項3に記載の半導体チップであって、
前記第2トランジスタがp型デバイスで、
前記第2トランジスタは、前記p型デバイスのゲート誘電体上に設けられた前記第2ゲート材料を含むゲート電極を有する、
半導体チップ。
【請求項５】
前記ゲート電極が、前記ゲート誘電体上に設けられた第3ゲート材料を有し、かつ、
前記第3ゲート材料は、前記ソース領域又は前記ドレイン領域のいずれか他に設けられる、
請求項2に記載の半導体チップ。
【請求項６】
前記第3ゲート材料が前記第2ゲート材料と同一である、請求項5に記載の半導体チップ。
【請求項７】
前記トランジスタがp型デバイスで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有する、
請求項1に記載の半導体チップ。
【請求項８】
前記第2ゲート材料が金属で構成される、請求項1に記載の半導体チップ。
【請求項９】
第2トランジスタを有する請求項8に記載の半導体チップであって、
前記第2トランジスタがn型デバイスで、
前記第2トランジスタは、前記n型デバイスのゲート誘電体上に設けられた前記第2ゲート材料を含むゲート電極を有する、
半導体チップ。
【請求項１０】
トランジスタのゲート電極を形成する工程を有する方法であって、
前記トランジスタは、
ゲート誘電体の第1領域上に第1ゲート材料を堆積する工程、及び、
前記ゲート誘電体の第2領域上に第2ゲート材料を堆積する工程、
によって形成され、
前記第2ゲート材料は、前記ゲート電極のソース側又はドレイン側に存在し、
前記第1ゲート材料と前記第2ゲート材料は、それぞれ異なる仕事関数を有する、
方法。
【請求項１１】
前記第1ゲート材料を堆積する工程後であって、前記第2ゲート材料を堆積する工程前に：
前記第1ゲート材料をフォトレジストでコーティングする工程；
前記フォトレジストをパターニングすることで、前記フォトレジストの一部を除去して、前記第1ゲート材料の領域を曝露する工程；及び、
前記第1ゲート材料の領域をエッチングすることで、前記ゲート誘電体の第2領域を曝露する工程であって、前記第1ゲート材料と前記第2ゲート材料は、前記ゲート誘電体上で互いに横方向に隣接する、工程；
をさらに有する請求項10に記載の方法。
【請求項１２】
前記トランジスタがn型トランジスタで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有する、
請求項10に記載の方法。
【請求項１３】
前記トランジスタがp型トランジスタで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも大きな仕事関数を有する、
請求項10に記載の方法。
【請求項１４】
同一の半導体ダイ上に第2トランジスタの第2ゲート電極を形成する工程をさらに有する請求項10に記載の方法であって、前記ゲート電極は：
前記第2トランジスタのゲート誘電体の第1領域上に前記第2ゲート材料を堆積する工程；
前記第2トランジスタのゲート誘電体の第2領域上に前記第1ゲート材料を堆積する工程；
によって形成され、
前記第2トランジスタのゲート誘電体の第2領域上の第1ゲート材料は、前記第2ゲート電極のソース側又はドレイン側に存在する、
方法。
【請求項１５】
n型トランジスタとp型トランジスタを有する半導体ダイであって、
前記n型トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、
前記ゲート電極は、前記ゲート誘電体上に設けられる第1ゲート材料、及び、前記ゲート誘電体上に設けられる第2ゲート材料を有し、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有し、
前記第2ゲート材料は、前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられ、
前記p型トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、
前記p型トランジスタのゲート電極は、前記p型トランジスタのゲート誘電体上に設けられる前記第1ゲート材料、及び、前記p型トランジスタのゲート誘電体上に設けられる前記第2ゲート材料を有し、かつ、
前記p型トランジスタの第1ゲート材料は、前記p型トランジスタのゲート電極のソース領域又はドレイン領域のいずれかに設けられる、
半導体ダイ。
【請求項１６】
前記n型トランジスタと前記p型トランジスタは非対称トランジスタである、請求項15に記載の半導体ダイ。
【請求項１７】
前記n型トランジスタが垂直ドレイン型トランジスタである、請求項15に記載の半導体ダイ。
【請求項１８】
前記n型トランジスタが横方向拡散トランジスタである、請求項15に記載の半導体ダイ。
【請求項１９】
前記n型トランジスタと前記p型トランジスタがアナログ回路又は混成信号回路で、かつ、
前記半導体ダイは論理回路をも有する、
請求項15に記載の半導体ダイ。
【請求項２０】
前記第1ゲート材料と前記第2ゲート材料が、各対応するトランジスタのゲート誘電体上で互いに横方向に隣接する、請求項15に記載の半導体ダイ。
【請求項１】
トランジスタを有する半導体チップであって、
前記トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、
前記ゲート電極は、前記ゲート誘電体上に設けられる第1ゲート材料、及び、前記ゲート誘電体上に設けられる第2ゲート材料を有し、
前記第1ゲート材料は前記第2ゲート材料とは異なり、かつ、
前記第2ゲート材料は、前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられる、
半導体チップ。
【請求項２】
前記トランジスタがn型デバイスで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有する、
請求項1に記載の半導体チップ。
【請求項３】
前記第1ゲート材料及び前記第2ゲート材料が、前記ゲート誘電体上で互いに横方向に隣接する、請求項1に記載の半導体チップ。
【請求項４】
第2トランジスタを有する請求項3に記載の半導体チップであって、
前記第2トランジスタがp型デバイスで、
前記第2トランジスタは、前記p型デバイスのゲート誘電体上に設けられた前記第2ゲート材料を含むゲート電極を有する、
半導体チップ。
【請求項５】
前記ゲート電極が、前記ゲート誘電体上に設けられた第3ゲート材料を有し、かつ、
前記第3ゲート材料は、前記ソース領域又は前記ドレイン領域のいずれか他に設けられる、
請求項2に記載の半導体チップ。
【請求項６】
前記第3ゲート材料が前記第2ゲート材料と同一である、請求項5に記載の半導体チップ。
【請求項７】
前記トランジスタがp型デバイスで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有する、
請求項1に記載の半導体チップ。
【請求項８】
前記第2ゲート材料が金属で構成される、請求項1に記載の半導体チップ。
【請求項９】
第2トランジスタを有する請求項8に記載の半導体チップであって、
前記第2トランジスタがn型デバイスで、
前記第2トランジスタは、前記n型デバイスのゲート誘電体上に設けられた前記第2ゲート材料を含むゲート電極を有する、
半導体チップ。
【請求項１０】
トランジスタのゲート電極を形成する工程を有する方法であって、
前記トランジスタは、
ゲート誘電体の第1領域上に第1ゲート材料を堆積する工程、及び、
前記ゲート誘電体の第2領域上に第2ゲート材料を堆積する工程、
によって形成され、
前記第2ゲート材料は、前記ゲート電極のソース側又はドレイン側に存在し、
前記第1ゲート材料と前記第2ゲート材料は、それぞれ異なる仕事関数を有する、
方法。
【請求項１１】
前記第1ゲート材料を堆積する工程後であって、前記第2ゲート材料を堆積する工程前に：
前記第1ゲート材料をフォトレジストでコーティングする工程；
前記フォトレジストをパターニングすることで、前記フォトレジストの一部を除去して、前記第1ゲート材料の領域を曝露する工程；及び、
前記第1ゲート材料の領域をエッチングすることで、前記ゲート誘電体の第2領域を曝露する工程であって、前記第1ゲート材料と前記第2ゲート材料は、前記ゲート誘電体上で互いに横方向に隣接する、工程；
をさらに有する請求項10に記載の方法。
【請求項１２】
前記トランジスタがn型トランジスタで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有する、
請求項10に記載の方法。
【請求項１３】
前記トランジスタがp型トランジスタで、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも大きな仕事関数を有する、
請求項10に記載の方法。
【請求項１４】
同一の半導体ダイ上に第2トランジスタの第2ゲート電極を形成する工程をさらに有する請求項10に記載の方法であって、前記ゲート電極は：
前記第2トランジスタのゲート誘電体の第1領域上に前記第2ゲート材料を堆積する工程；
前記第2トランジスタのゲート誘電体の第2領域上に前記第1ゲート材料を堆積する工程；
によって形成され、
前記第2トランジスタのゲート誘電体の第2領域上の第1ゲート材料は、前記第2ゲート電極のソース側又はドレイン側に存在する、
方法。
【請求項１５】
n型トランジスタとp型トランジスタを有する半導体ダイであって、
前記n型トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、
前記ゲート電極は、前記ゲート誘電体上に設けられる第1ゲート材料、及び、前記ゲート誘電体上に設けられる第2ゲート材料を有し、かつ、
前記第1ゲート材料は、前記第2ゲート材料よりも小さな仕事関数を有し、
前記第2ゲート材料は、前記ゲート電極のソース領域又はドレイン領域のいずれか一に設けられ、
前記p型トランジスタは、ゲート誘電体にわたって設けられるゲート電極を有し、
前記p型トランジスタのゲート電極は、前記p型トランジスタのゲート誘電体上に設けられる前記第1ゲート材料、及び、前記p型トランジスタのゲート誘電体上に設けられる前記第2ゲート材料を有し、かつ、
前記p型トランジスタの第1ゲート材料は、前記p型トランジスタのゲート電極のソース領域又はドレイン領域のいずれかに設けられる、
半導体ダイ。
【請求項１６】
前記n型トランジスタと前記p型トランジスタは非対称トランジスタである、請求項15に記載の半導体ダイ。
【請求項１７】
前記n型トランジスタが垂直ドレイン型トランジスタである、請求項15に記載の半導体ダイ。
【請求項１８】
前記n型トランジスタが横方向拡散トランジスタである、請求項15に記載の半導体ダイ。
【請求項１９】
前記n型トランジスタと前記p型トランジスタがアナログ回路又は混成信号回路で、かつ、
前記半導体ダイは論理回路をも有する、
請求項15に記載の半導体ダイ。
【請求項２０】
前記第1ゲート材料と前記第2ゲート材料が、各対応するトランジスタのゲート誘電体上で互いに横方向に隣接する、請求項15に記載の半導体ダイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８ａ】
【図８ｂ】
【図８ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８ａ】
【図８ｂ】
【図８ｃ】
【公表番号】特表２０１３−５１４６６３（Ｐ２０１３−５１４６６３Ａ）
【公表日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１２−５４４５８２（Ｐ２０１２−５４４５８２）
【出願日】平成２２年１２月２日（２０１０．１２．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５８６６１
【国際公開番号】ＷＯ２０１１／０８７６０４
【国際公開日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２２年１２月２日（２０１０．１２．２）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５８６６１
【国際公開番号】ＷＯ２０１１／０８７６０４
【国際公開日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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