【課題】 高精度な温度分布の実現と共に、急速な昇温や冷却時あるいはプロービングによる押圧時にチャックトップの変形や破損がなく、チャックトップ平面度を維持することができ、繰り返し使用しても正確で高精度の測定を実現できるウエハ保持体及びそれを搭載したウエハプローバ装置を提供する。
【解決手段】 ウエハプローバ用ウエハ保持体１は、表面にチャックトップ導体層３を有し且つ加熱体４を備えるチャックトップ２と、チャックトップ２を支持する複数の支持棒５と、支持棒５が設置される底部基板６とからなり、支持棒５はチャックトップ１の裏面側を部分的に支持している。また、支持棒５のチャックトップ支持部合計面積は、チャックトップ２の裏面全面積の１５％以下であることが好ましい。チャックトップ２は冷却モジュールを備えることができる。 （もっと読む）

【課題】高温検査であっても低温検査であっても載置台上にウエハをロードしてから短時間で載置台の温度を安定化させることができ、延いては検査のスループットを向上させることができる検査方法及び検査方法を実行するためのプログラム記録媒体を提供する。
【解決手段】本発明の検査方法は、プローブ装置を用いてウエハの検査を行う工程は、予め登録されたウエハの物性データ（比熱、比重）及び容積データに基づいてウエハをメインチャックへのロード前の温度（常温）から目標温度（９０℃）まで加熱するために必要な熱量を加算制御量として計算する工程と、メインチャックにウエハをロードする前に、温調器を介して目標温度に設定されたメインチャックに加算制御量を付与してメインチャックを加算制御する工程と、を備えている。 （もっと読む）

【課題】検査時間が短縮可能な半導体検査方法および半導体検査装置を提供することを目的とする。
【解決手段】接触部材、導電路、および出力部の機能を備えたシートを準備し、複数の半導体ウエハに対して、半導体ウエハ毎に、上記半導体ウエハに設けられた電極と、上記シートの上記接触部材が接触するように上記シートと上記半導体ウエハを組み合わせて複数の結合体を構成し、上記複数の結合体を順次切替えて、上記シートを通じて上記半導体ウエハに供給される入力に応じて、上記半導体ウエハから出力される信号が上記シートを通じて取り出されるようにし、複数の上記半導体ウエハを個別に検査する。 （もっと読む）

【課題】半導体チップのサイズの設計変更に対応できる特性評価用チップを提供する。
【解決手段】ウエハ上に、各々が評価用のＴＥＧを有する単位チップをアレイ状に形成する。単位チップの縦をＡ倍、横をＢ倍（Ａ、Ｂは整数）したものが評価用チップの縦及び横のサイズである。半導体チップのサイズが設計変更された場合、その設計変更後のサイズに合うようにＡ、Ｂの値を変更することにより、半導体チップと同じ大きさの評価用チップを得ることができる。 （もっと読む）

【課題】検査時の温度変化によるプローブ先端の位置ずれ量を少なくするために、プローブカード基板を加熱し、その熱膨張量を制御することが可能な半導体検査装置を提供することを目的とする。
【解決手段】
検査対象物にコンタクトする複数のプローブおよび上記プローブが接合されたプローブカード基板を備えた半導体検査装置であり、上記プローブの先端の位置を、予め上記検査対象物が冷却されて収縮した位置に合わせて設定し、上記プローブカード基板を加熱し熱変形させるための発熱体を上記プローブカード基板内部に層状に設け、任意の温度において、上記検査対象物と上記プローブ先端の位置ずれ量を小さくするために、上記発熱体による加熱量を制御する加熱制御手段を備える。 （もっと読む）

【課題】初期故障期に発生しうる故障をより高い精度でスクリーニングできる半導体ウェハの検査方法を提供することにある。
【解決手段】半導体ウェハの検査方法は、
半導体チップとなるチップ領域が形成されたウェハを準備する工程と、
前記ウェハをプロービングによって検査する第１プローブ検査と、
平坦面を有する加圧部材によって、前記ウェハの電極を押圧する工程と、
前記ウェハをプロービングによって検査する第２プローブ検査と、
を含む。 （もっと読む）

【課題】低温検査済みの半導体ウエハを短時間で結露しない温度まで復帰させることができ、低温検査時間が短縮されても次の半導体ウエハを供給して低温検査を円滑に実行することができる半導体ウエハの搬送装置を提供する。
【解決手段】本発明のウエハ搬送装置１７は、搬送アーム１７Ａが出入する出入口１７Ｆを有するアーム収納室１７Ｅを備え、アーム収納室１７Ｅに乾燥空気を異なる位置から供給するガス噴出口２３Ａ及び第３の配管２３Ｇを有するガス供給手段２３を設け、ガス噴出口２３Ａから搬送アーム１７Ａによってアーム収納室１７Ｅ内に搬入される半導体ウエハＷに向けて乾燥空気を供給するように構成されている。 （もっと読む）

【課題】熱膨張係数の異なる信号分配ボード及びウェハチャックをもつエレクトロニックテスターを提供する。
【解決手段】本発明は、マイクロエレクトロニック回路を載せた基板を取り外し可能に保持してテストするためのポータブル支持構造体を含む種類のテスター装置に係る。ポータブル構造体が固定構造体によって保持されるときには固定構造体上のインターフェイスが第１インターフェイスに接続され、そしてポータブル支持構造体が固定構造体から除去されるときにはそれが第１インターフェイスから切断される。これらインターフェイスを通して電気テスターが接続され、電気テスターとマイクロエレクトロニック回路との間に信号を伝送して、マイクロエレクトロニック回路をテストすることができる。 （もっと読む）

【課題】半導体ウェハに配置された全ての評価パターンを簡便に比較でき、経時劣化が発生しやすい評価パターンを容易に抽出できるようにする。
【解決手段】半導体ウェハの各ショット領域に形成されたチップ領域内に形成された評価セルには、評価素子５０１が配置され、評価素子５０１には、調整抵抗であるゲート５０５が接続されている。このため、評価セルの有する抵抗値が評価素子５０１とゲート５０５との抵抗値を合わせて、全ての評価セルで同一になる。これにより、異なる抵抗値を有する評価素子に対してＷＬＢＩ試験時に印加するストレスを同一にでき、評価パターンに起因する経時劣化程度を求めることができる。 （もっと読む）

【課題】 ウエハバーンイン試験のような試験の結果の信頼性を高める。
【解決手段】電極を有する複数の半導体デバイスが作り込まれた半導体ウエハを保持するチャックが設けられた下方カートリッジ部と、該下方カートリッジ部の前記チャック上に保持された前記半導体ウエハの前記半導体デバイスに形成された前記電極に接触可能のプローブを有しテスタに接続されるプローブ組立体が設けられた上方カートリッジ部とを組み合わせてカートリッジを構成した後、該カートリッジを前記テスタに接続された状態で恒温槽に配置し該カートリッジ内の前記半導体ウエハの前記半導体デバイスをバーンイン試験する方法。前記カートリッジの構成後、該カートリッジを前記恒温槽に配置するに先立ち、前記カートリッジ内の前記半導体デバイスの前記電極と前記プローブ組立体のプローブとの適正な電気的接触の有無を判定するコンタクトチェックを行う。 （もっと読む）

【課題】トッププレートの表面抵抗を低下させて安定した測定結果を得ることができると共にトッププレートからのリーク電流を防止し、更に製造コストを低減することができる載置台を提供する。
【解決手段】本発明の載置台２０は、半導体ウエハＷの載置面を有する無酸素銅からなるトッププレート２１と、このトッププレート２１の下面２１Ａ及び側面２１Ｂの下部を連続的に被覆するアルミナからなる絶縁皮膜２２と、この絶縁皮膜２２と接触するように配置され且つ無酸素銅からなる冷却ジャケット２３と、を備えている。 （もっと読む）

【課題】実装後のバーンイン試験の接触構造及び方法を提供する。
【解決手段】本発明の接触構造は、印刷回路基板、該印刷回路基板上に固定されたはんだ接合部、及び固定プレートを有する。はんだ接合部は、印刷回路基板上に固定され、該はんだ接合部は、接触金属ボールと接続された複数の接触金属バネを有する。固定プレートは、はんだ接合部間に位置決めされる。固定プレートは複数のプレートから形成され、最下部プレートの孔の口径は最小であり、最上部プレートの孔の口径は最大である。実質的に一定の圧力が、ウエハレベル・パッケージの表面と接触する固定プレートの表面を使用することによって、接触金属ボール及び金属バネの間で維持される。 （もっと読む）

【課題】半導体集積回路の不良検出検査の効率化と、検査所要時間の短縮、および検査器材の損傷抑制による検査コストの削減を実現する。
【解決手段】半導体チップ１上に配置され、外部からチップ端子３，４を通じて供給されるロジック電源またはメモリ電源、グランドなど２種類の電源を、チップ内部に配置された半導体回路２に供給するためのロジック電源配線６またはメモリ電源配線、グランド配線７などの配線上にスイッチ素子８，９を配置し、外部からの制御信号、または内部で生成した制御信号により、スイッチ素子８，９の接続を制御する。これにより、不良チップに対して検査時にスイッチ素子を切断して貫通電流が発生するのを防止し、良品チップと不良チップとを同時に検査することが可能となり、半導体集積回路への物理被膜を不要とするとともに半導体集積回路の検査時間の短縮を実現できる。 （もっと読む）

【課題】ＳＰＱＬ、信頼性性能、歩留まり性能を向上させる集積回路デバイスの試験技法を提供する。
【解決手段】集積回路デバイスを試験するための方法は、１つ以上の試験信号の印加中に前記集積回路デバイスに印加磁界を与えるステップであって、印加磁界が集積回路デバイスを含む１つ以上の材料において磁気ひずみ効果を誘発する、ステップと、集積回路デバイス内において印加磁界に起因する不具合の存在を判定するステップと、を含む。 （もっと読む）

【課題】半導体ウェハをウェハトレイのウェハ支持部に真空吸着する際、半導体ウェハの平坦性を確保して、プローブカードとのコンタクトを良好にする手段の提供。
【解決手段】ウェハトレイ６のウェハ支持部６ａの位置に、ポーラス材料１０が配置される。このポーラス材料１０は、組織中に多数のポア（気孔）を有するポーラス（多孔質）構造の材料である。このポーラス材料１０の上面には、前記半導体ウェハ４が配置されると共に、このポーラス材料１０の左側方には、ウェハトレイ６に横方向に延びる真空通路６ｂが形成され、ポーラス材料１０の端部は前記真空通路６ｂにつながる。従って、この真空通路６ｂから排気すると、前記ポーラス材料１０の組織中の多数のポアが排出されて、ポーラス材料１０の全体が均一に縮小しながら、半導体ウェハ４の下面がポーラス材料１０に真空吸着される。 （もっと読む）

【課題】強誘電体記憶装置の信頼性試験にかかる時間を低減する。また、信頼性を向上させる。また、製造コストを低減する。
【解決手段】複数の半導体チップＣＨと、試験用チップＴＣＨと、前記試験用チップと半導体チップとを接続し、前記半導体チップ間に配置された配線Ｌ１、Ｌ２ｘ、Ｌ２ｙと、を有する半導体ウエハＷの、前記半導体チップを、強誘電体メモリセルアレイと、試験回路とを有するよう構成し、前記試験回路を、前記試験用チップから前記配線を介して印加される信号によって駆動されるよう構成する。また、前記試験回路を、複数の冗長救済用のメモリセルおよび前記疲労試験の結果を記憶する記憶回路を有するよう構成し、不良と判断された強誘電体メモリセル数が冗長用のメモリセル数を越えた場合に不良判定を行う。 （もっと読む）

【課題】接続端子数を十分に削減することが可能な半導体集積回路を提供する。
【解決手段】信号が入力されるアナログ入力端子１１０を有し、アナログ入力端子１１０への信号入力により所定の動作を実行するアナログ回路１００と、アナログ回路１００外部からアナログ入力端子１１０への信号入力経路に接続され、アナログ入力端子１１０をＶＤＤ電位の状態にするＶＤＤセル２００と、アナログ回路１００外部からアナログ入力端子１１０への信号入力経路に接続され、アナログ入力端子１１０をＶＤＤ電位と異なるＶＳＳ電位の状態にするＶＳＳセル２１０と、ＶＤＤセル２００とアナログ入力端子１１０との間又はＶＳＳセル２１０とアナログ入力端子１１０との間を導通状態にするか否かを制御するアナログスイッチ３３０および３４０とを備える （もっと読む）

【課題】常温から高温に試験温度が変化した場合でも、良品チップから不良チップの電気的な分離を確実にして製品の歩留りを向上させる、かつウェーハの大型化を抑えつつ有効チップ数の減少を防止できる電源電流遮断装置を提供する。
【解決手段】ウェーハレベルバーイン開始前の常温状態において、チップ２〜５をそれぞれ動作させるための各信号を供給して動作させ、チップ２〜５における不良チップを検出し、不良チップが検出された場合、温度センサー９にて選択された電源電流遮断回路１０からの経路で接続されているチップ２〜５と電源回路８との電気的結合を自動的に遮断し、ウェーハレベルバーイン実施中の高温状態においては、不良チップが検出された場合、温度センサー９にて選択された電源電流遮断回路１１〜１４からの経路で接続されているチップ２〜５と電源回路８との電気的結合を自動的に遮断する。 （もっと読む）

【課題】ウェーハレベルのバーンインとテストを実施するための技法の提供。
【解決手段】能動電子部品１０６ａ〜１０６ｄを備えたテスト基板１０８と、被試験ウェーハ１０４上の複数の被試験デバイスＤＵＴ１０２ａ〜１０２ｄとの接続を行うための金属性のスプリング接触エレメント１１０とを備え、前記テスト基板１０８は、ホストコントローラ１１６からの比較的少数の信号線を介してＤＵＴ１０２ａ〜１０２ｄをテストするための複数の信号を受信し、これらの信号をテスト基板１０８とＤＵＴ１０２ａ〜１０２ｄとの間の比較的多数の相互接続を介して送信する。 （もっと読む）

【課題】従来の方法では、配線の抵抗率を高精度で求めることができない。
【解決手段】配線評価装置１は、計算部２０、および推定部３０を備えている。計算部２０は、残留抵抗率比を求める計算手段である。残留抵抗率比は、被評価配線の残留抵抗率と基準配線の残留抵抗率との比として定義される。推定部３０は、残留抵抗率比と、基準配線について既知である配線パラメータとの関係に基づいて、被評価配線についての配線パラメータを推定する推定手段である。 （もっと読む）