【課題】 書き込み電流の低減を図る。
【解決手段】 実施形態による磁気ランダムアクセスメモリは、メモリセルに磁気抵抗素子１００を備えた磁気ランダムアクセスメモリであって、磁気抵抗素子１００は、第１の金属磁性層２４と、第２の金属磁性層２６と、第１及び第２の金属磁性層２４、２６に挟まれた絶縁層２５と、を具備し、第１及び第２の金属磁性層２４、２６の各面積は、絶縁層２５の面積より小さい。 （もっと読む）

【課題】消費電力化が可能な記憶素子を提供する。
【解決手段】積層方向に電流を流して、スピン偏極した電子を注入することにより、記憶層１６の磁化Ｍ１の向きが変化して、記憶層１６に対して情報の記憶が行われる記憶素子３を構成する。この記憶素子３は、情報を磁性体の磁化状態により保持する記憶層１６と、記憶層１６に対してトンネルバリア層１５を介して設けられている磁化固定層１４とを備える。そして、トンネルバリア層１５は、厚さが０．１ｎｍ以上０．６ｎｍ以下であり、且つ、界面ラフネスが０．５ｎｍ未満である。 （もっと読む）

【課題】情報保持特性を低下することなくスピン注入による磁化反転を起こすために必要な電流を低減化する。
【解決手段】磁化方向が所定の方向に固定された参照層２６と、スピン注入により磁化方向が変化する記録層２８と、記録層２８と参照層２６を隔てる中間層２７と、記録層２８を加熱する発熱部３３と、を備える。記録層２８の材料は、磁化量が１５０℃で室温時の磁化量の５０％以上となり、１５０℃以上２００℃以下の範囲で室温時の磁化量の１０％以上８０％以下となる磁性体より構成する。 （もっと読む）

【課題】半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１の表面領域に配置されるスイッチ素子３，４と、下面がスイッチ素子３，４に接続されるコンタクトプラグ６と、コンタクトプラグ６の上面の直上に配置される機能素子７とを備える。コンタクトプラグ６の上面の最大表面粗さは、０．２ｎｍ以下である。 （もっと読む）

【課題】磁気トンネル接合素子を用いた磁気ランダムアクセスメモリ（ＭＲＡＭ）において、磁気トンネル接合素子形成プロセスで、磁気トンネル接合素子の側壁に導電性膜などが形成されてしまうと、トンネルバリア層から素子側壁導電性膜へ、電流リークが発生する。電流リークを防止し、信頼性の高い磁気トンネル接合素子を用いたＭＲＡＭおよびその製造方法を提供することを目的とする。
【解決手段】
素子側壁導電性膜であるＴａＯ層６０の上面６０Ｕよりも、トンネルバリア層４２の下面４２Ｌの位置のほうが高く形成できるように、バッファ層３０上に磁気トンネル接合素子を形成する。そのために、バッファ層３０の膜厚と、トンネルバリア層下面位置４２Ｌと、磁気トンネル接合素子周辺に形成されたＴａＯ層６０の上面６０Ｕと、の関係をあらかじめ求めておき、当該関係に基づき、バッファ層３０の成膜膜厚を決定する。 （もっと読む）

【課題】 ＭＴＪ素子が配置される凹部の平面寸法は微細であるため、下層構造との位置合わせが困難である。
【解決手段】 基板の上に下部導電膜を形成する。下部導電膜の上に第１の絶縁膜を形成する。第１の絶縁膜に、下部導電膜まで達する開口を形成する。開口内の下部導電膜の上、及び第１の絶縁膜の上に、磁化自由層とトンネル絶縁膜と磁化固定層とを有するＭＴＪ積層膜を堆積させる。ＭＴＪ積層膜の上に上部電極を形成する。第１の絶縁膜の上に堆積しているＭＴＪ積層膜を除去することにより、開口内に残ったＭＴＪ積層膜からなるＭＴＪ素子を形成する。第１の絶縁膜の少なくとも一部、及び下部導電膜の一部を除去することにより、ＭＴＪ素子の下に下部導電膜からなる下部電極を形成する。 （もっと読む）

【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタのソースまたはドレインに電気的に接続され、上面がスイッチングトランジスタの上面よりも高い位置にあるコンタクトプラグと、コンタクトプラグの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）

【課題】メモリセルアレイの面積を縮小する。
【解決手段】抵抗変化メモリ１０は、第１の方向に延在する複数のビット線ＢＬと、第２の方向に延在する複数のワード線ＷＬと、複数のメモリセルＭＣを備えたメモリセルアレイ１１とを含む。各メモリセルＭＣは、可変抵抗素子２１と選択トランジスタ２２とを有し、可変抵抗素子２１の第１の端子は第１のビット線に接続され、可変抵抗素子２１の第２の端子は選択トランジスタ２２のドレインに接続され、選択トランジスタ２２のソースは第２のビット線に接続され、選択トランジスタ２２のゲートはワード線に接続される。第１の方向に順に並んだ第１乃至第４の可変抵抗素子のレイアウトにおいて、第１及び第２の可変抵抗素子は１本のワード線を挟み、第２及び第３の可変抵抗素子は２本のワード線を挟み、第３及び第４の可変抵抗素子は１本のワード線を挟む。 （もっと読む）

【課題】下層の配線層にＭＴＪ素子を形成しつつ、ＭＴＪ素子に熱が加わることを抑制する。
【解決手段】基板１０上に絶縁層２２０を形成する。次いで絶縁層２２０上にＭＴＪ素子１００を形成する。次いで、ＭＴＪ素子１００上に配線２４２を形成する。次いで配線２４２上に絶縁層２５０を形成する。次いで絶縁層２５０の表層に配線２５２を形成する。そして配線２５２を光照射により熱処理する。そして配線２５２を形成する工程において遮蔽導体２５４を形成する。 （もっと読む）

【課題】 製造コストおよびプロセス歩留りの改善が可能となる、抵抗変化素子を含む半導体記憶装置を提供すること。
【解決手段】 第１の方向に並んで設けられた第１および第２のＭＯＳＦＥＴと、前記第１および第２のＭＯＳＦＥＴの上方に設けられ下端が前記第１および第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗変化素子と、第１の方向に並んで設けられた第３および第４のＭＯＳＦＥＴと、前記第３および第４のＭＯＳＦＥＴの上方に設けられ下端が前記第３および第４のＭＯＳＦＥＴのドレインに接続された第２の抵抗変化素子と、前記第１および第２のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第１の配線と、前記第３および第４のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第２の配線と、前記第１の抵抗変化素子の上端と前記第２の抵抗変化素子の上端とを接続する上部電極と、前記上部電極に接続され第１の方向に延びる第３の配線とを備える。 （もっと読む）

【課題】書き込み電流を低減する。
【解決手段】本発明の例に関わる磁気メモリは、磁化が可変な磁性層１１と、磁化が固定された磁性層１３と、中間層１２と、膜面に対して平行方向の磁化が可変な磁性層１５とを有する磁気抵抗効果素子１と、絶縁膜を介して磁気抵抗効果素子１の側面上に設けられ、磁性層１５の端部から発生する磁場を収束する磁性層１６と、を有する。 （もっと読む）

【課題】活性領域の接触面積を増大でき、コンタクト抵抗を低減可能な半導体記憶装置を提供する。
【解決手段】フィン状の活性領域１３は、半導体基板１１内に設けられ、第１の側面、前記第１の側面に平行する第２の側面、及び前記第１、第２の側面を繋ぐ上面を有する。ワード線の一部としてのゲート電極１４は、活性領域に形成された溝１７内及び溝を跨いで形成され、活性領域と絶縁されている。シリサイド層１６は、ゲート電極の両側の活性領域に位置し、ソース、ドレイン領域としての活性領域の少なくとも第１の側面に形成されている。少なくとも記憶素子２１を接続するためのコンタクト１５は、シリサイド層に接続されている。 （もっと読む）

【課題】セル面積が小さい不揮発性ＳＲＡＭセルを提案する。
【解決手段】本開示に係わる半導体集積回路は、第１及び第２のインバーターＩＮＶ１,ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ｂＢＬが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６と、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の可変抵抗素子Ｒ１と、第１の端子に第２のトランジスタＩＮＶ２のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の可変抵抗素子Ｒ２とを備える。 （もっと読む）

【課題】デバイスの温度が上昇しても、安定的に動作する不揮発磁気薄膜メモリ装置の記録方法を提供する。
【解決手段】不揮発磁気薄膜メモリ装置は、基板と、その基板上に磁気抵抗効果素子を有するメモリセルが二次元状に配されたメモリセルアレイとを有している。不揮発磁気薄膜メモリ装置への情報の記録を行なう前に、メモリセルに情報の試し書きを行ない、試し書きの記録を確認した後、正規のデータを記録する。 （もっと読む）

【課題】本発明は半導体素子の製造方法を提供すること。
【解決手段】基板上に下地膜を形成する。前記下地膜上に犠牲膜を形成する。前記犠牲膜をパターニングして前記下地膜の所定領域を露出させる開口部を形成する。前記開口部内にマスク膜を形成する。前記マスク膜の一部または全部を酸化させて酸化物マスクを形成する。前記犠牲膜を除去する。前記酸化物マスクをエッチングマスクとして用いて前記下地膜をエッチングして下地膜パターンを形成する。 （もっと読む）

【課題】磁気素子を備えた半導体装置の製造で、磁気素子のダメージを抑止し、下部電極膜の加工に灰化処理を用いないことで下層に存する導電部材の酸化を防止する。
【解決手段】半導体基板１０上で、上部電極膜４３上に形成したレジストマスク４４で上部電極膜４３をエッチングして上部電極４３ａとし、上部電極４３ａをマスクとしてＭＴＪ膜４２をエッチングしてＭＴＪ４２ａとし、上部電極４３ａ及びＭＴＪ４２ａを覆う保護膜４５ａを形成し、上部電極４３ａ及びＭＴＪ４２ａを保護膜４５ａを介して覆うように、保護膜４５ａ上にレジスト４６を形成し、レジストマスク４６で保護膜４５ａをエッチングし、保護膜４５ａをマスクとして下部電極膜４１エッチングして下部電極４１ａとし、上部電極４３ａ、ＭＴＪ４２ａ及び下部電極４１ａを覆うように保護膜４５ｂを形成して、保護膜４５ｂ上に層間絶縁膜４７を形成する。 （もっと読む）

【課題】垂直磁気トンネル接合構造体並びにそれを含む磁性素子、及びその製造方法を提供することである。
【解決手段】本発明の垂直磁気トンネル接合は、上部磁性層及び下部磁性層のうちいずれか１層の磁性層に自由層を含み、トンネリング層と自由層との間に、分極強化層と交換遮断層とが積層されており、該交換遮断層は、非晶質の非磁性層であり、該分極強化層は、Ｆｅ層、体心立方（ｂｃｃ）構造を有するＦｅ系合金層、ＣｏＦｅＢ系非晶質合金層、Ｌ２１型ホイスラ（Ｈｅｕｓｌｅｒ）合金層及びそれらの複合層のうちいずれか１層であり、該非晶質非磁性層は、ジルコニウム・ベース非晶質合金層、チタン・ベース非晶質合金層、パラジウム・ベース非晶質合金層、アルミニウム・ベース非晶質合金層及びそれらの複合層のうちいずれか１層であり、また該非晶質非磁性層は、全体的には非晶質であるが、局所的にはナノ結晶構造を有するものでありうる。 （もっと読む）

【課題】スピン注入型磁気ランダムアクセスメモリに関し、同じ面積でスイッチング電流Ｉcの小さなＭＴＪを用いてＭｕｌｔｉ−ｌｅｖｅｌｃｅｌｌ構造を構成するメモリを提供する。
【解決手段】フィルター層２２，３２が強磁性層２３，３３／非磁性層２４，３４／強磁性層２５，３５からなる反強磁性結合構造を有するとともに互いに異なったスイッチング電流特性を有する強磁性トンネル接合素子２１，３１を直列に複数個積層し、且つ、前記各強磁性トンネル接合素子２１，３１の平面面積を同じにする。 （もっと読む）

磁気トンネル接合（ＭＴＪ）デバイス及び製造方法が開示される。特定の実施形態では、底部電極（１１０、７０２）の上方に磁気トンネル接合構造（２０２）を形成することを含む方法が開示される。また、本方法は、磁気トンネル接合構造の上方及びこれに隣接する拡散障壁層（３０２、４０２）を形成することも含む。本方法は、拡散障壁層をエッチングバックして、磁気トンネル接合構造の上方の拡散障壁層を除去することを更に含む。また、本方法は、磁気トンネル接合構造の頂部 を導電層（６０４、７０４）に接続することも含む。
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【課題】容易に抵抗を調節することができ、高集積化が可能な導電構造物を含む半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に配置され、基板の導電領域を露出させる開口部を含む絶縁膜と、開口部内に配置されるバリア膜パターンと、バリア膜パターン上に配置され、開口部の外部に延長される酸化された部分及び開口部内に位置する酸化されなかった部分を含む導電パターンと、を具備し、導電パターンの幅がバリア膜パターンの厚さによって決定される。 （もっと読む）