【課題】修正、排他的、共有、無効、及びフォワード（MESIF）の5つの状態を有するキャッシュ・コヒーレント・プロトコルを提供する。
【解決手段】MESIFキャッシュ・コヒーレント・プロトコルは、更なる複製を行い得る、データの単一複製を指定するフォワード（F）状態を含む。F状態におけるキャッシュ・ラインは、キャッシュ・ラインの複製の要求に応答するのに用いられる。一実施例では、新たに作成される複製がF状態に置かれ、先行してF状態にあったキャッシュ・ラインは共有（S）状態又は無効（I）状態に置かれる。よって、キャッシュ・ラインが共有されている場合、1つの共有複製はF状態にあり、キャッシュ・ラインの残りの複製はS状態にある。 （もっと読む）

【課題】限定された誤りを可能にしながら、十分なデータコヒーレンシを維持するためのマルチコアシステム又はマイクロプロセッサにおけるソフトウェアキャッシュ方法を提供する。
【解決手段】キャッシュ値の遅延更新によって引き起こされるエラーに耐性のある最適化されたアプリケーション命令を実行する複数のプロセッサ要素を有するシステムと、メインメモリの一部を更新する最適化更新モジュールと、メインメモリの一部を抽出する最適化ロードモジュールとを有し、メインメモリの一部の変化を示す更新フラグは、メインメモリの一部の抽出前に閾値５０４に基づき定期的な間隔でチェックされ、変更を示し、閾値５０４に到達するまで、利用可能な場合はキャッシュメモリから抽出され、メインメモリの一部は、予め最適化されたアプリケーション命令のＩＰＡ（ＩｎｔｅｒＰｒｏｃｅｄｕａｌ Ａｎａｌｙｓｉｓ）の結果に基づき選択される。 （もっと読む）

【課題】キャッシュ管理のための方法、装置、およびコンピュータ・プログラムを提供する。
【解決手段】キャッシュ・コントローラ１１０によって、新しいキャッシュ・ラインをキャッシュ１８１に挿入する要求を受信することと、キャッシュ・コントローラ１１０によって、新しいキャッシュ・ラインが強制注入に関連付けられているか否かを判定することと、新しいキャッシュ・ラインが強制注入に関連付けられているという判定に応答して、キャッシュ・コントローラ１１０によって、新しいキャッシュ・ラインのキャッシュ１８１への挿入を承認することと、新しいキャッシュ・ラインが強制注入に関連付けられていないという判定に応答して、キャッシュ・コントローラ１１０によって、新しいキャッシュ・ラインのアドレスと既定アドレス範囲との比較に基づいて、新しいキャッシュ・ラインの挿入を承認するか否かを判定することと、を含む。 （もっと読む）

簡単にいうと、ドメインベースのキャッシュ・コヒーレンス・プロトコルを用いてキャッシュ内のデータブロックにアクセスするための技術が概説される。第１のタイル、第１のドメインの第１のプロセッサはデータブロックにアクセスするよう求める要求を評価するように構成することができる。第１のドメインの第２のタイルのキャッシュは、データブロックが第２のタイルにキャッシュされているときに、第１のタイルにデータブロックを送るように構成することができる。第１のプロセッサは、キャッシュされた位置が第１のプロセッサのドメインの外部にあるときに、別のドメインの第３のタイルに要求を送るように構成することができる。第３のプロセッサは、データブロックのキャッシュされた位置と関連付けられたデータドメインを判定し、そこに要求を送るように構成することができる。第４のタイルは、要求を受け取り、第１のタイルにデータブロックを送るように構成することができる。
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スレッドを第１のコアから第２のコアに移送する前に、第２のコアに関連するキャッシュをプレフィルするための技法が、全般的に開示される。本開示は、一部のコンピュータシステムが複数のプロセッサコアを有することがあり、スレッドを適切なコアに割り当てるために一部のコアが別のコアとは異なるハードウェア能力を有することがあり、スレッド／コアのマッピングを利用することがあり、いくつかの場合にはスレッドがあるコアから別のコアに再割り当てされ得ることを考慮する。スレッドが第１のコアから第２のコアに移送され得るという確率的な予測では、第２のコアに関連するキャッシュがプレフィルされ得る（例えば、スレッドが第２のコアで再スケジュールされる前に何らかのデータでフィルされ得る）。そのようなキャッシュは、例えば、第２のコアへのローカルキャッシュおよび／または関連するバッファキャッシュであってよい。
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【解決手段】
コヒーレントメモリコピー論理は、ソースメモリロケーションから移動先メモリロケーションへデータをコピーし、そしてソースメモリ領域への書き込み要求を複製して、複製された書き込み要求を作成する。コヒーレントメモリコピー論理はまた、複製された書き込み要求を実行して、外部メモリ領域からの内容を移動先メモリ領域へコピーする。次いで、内部メモリが使用されている間に電力を節約するために、ソースメモリへの電力が低減され得る。その結果、ある種の「ハードウエアメモリムーバ」は、複雑ないかなるソフトウエア同期の使用をも必要とせず、そしてメモリ移動の間にいかなるサービス中断をももたらさない。コヒーレントメモリコピー論理は、アプリケーションソフトウエア及びユーザにとって明白な方法で例えば外部メモリからチップ内の内部メモリへアプリケーションメモリスペースを再配分する。対応する方法もまた説明される。 （もっと読む）

【課題】メモリコントローラが使用不能となった場合にも、ファストライト動作を継続することができるディスクアレイサブシステム等を提供する。
【解決手段】本発明のディスクアレイサブシステムは、ディスク装置を共有し、同一のキャッシュデータを格納する第１のクラスタと第２のクラスタとを含み、第１のクラスタは、キャッシュデータの少なくとも一部を格納する第１のキャッシュメモリと、キャッシュデータの格納アドレスを決定する第１のメモリコントローラとを含み、第２のクラスタは、キャッシュデータの少なくとも一部を格納する第２のキャッシュメモリと、キャッシュデータの格納アドレスを決定する第２のメモリコントローラとを含み、第１及び第２のメモリコントローラは、互いに無関係に、キャッシュデータを格納するアドレスを決定する。 （もっと読む）

【課題】メモリに配置されたバッファを介したデータ転送において、データの種類に依存しない、適用範囲の広い、メモリアクセスの削減が可能なデータ処理装置を提供する。
【解決手段】複数のデータ処理部（１１〜１ｎ）と、複数のデータ処理部（１１〜１ｎ）が共通にアクセスするメモリ（４）とを有し、複数のデータ処理部（１１〜１ｎ）が、メモリ（４）を介して転送データを転送するデータ処理装置であって、メモリ（４）に、転送データと、転送データの圧縮データとを保持する。そして、データのリード要求があると、圧縮データを展開し、展開データを展開データバッファ（５）に格納する。圧縮データを展開している間は、メモリ（４）から元のデータをリードし、展開データが展開データバッファ（５）に格納された以降は、展開データバッファ（５）から展開データをリードする。 （もっと読む）

【課題】全てのアクセスパスを効率的に使用することを可能とし、キャッシュメモリへのデータ転送スループットの高い装置を提供する。
【解決手段】第１アクセスパスを介して第１ホストインターフェースに接続されると共に、第２アクセスパスを介して第１ディスクインターフェースに接続される第１経路選択部と、第３アクセスパスを介して前記第１経路選択部に接続される第１メモリ部と、第４アクセスパスを介して第２ホストインターフェースに接続されると共に、第５アクセスパスを介して第２ディスクインターフェースに接続される第２経路選択部と、第６アクセスパスを介して第２経路選択部に接続される第２メモリ部と第１経路選択部及び第２経路選択部を接続する第７アクセスパスとを備え、第１アクセスパスの帯域幅と第２アクセスパスの帯域幅とが等しいと共に、第４アクセスパスの帯域幅と第５アクセスパスの帯域幅とが等しいことを特徴とする。 （もっと読む）

【課題】キャッシュヒット率に応じて遅延時間を発生することなしにＣＰＵクロックを制御する情報処理装置の制御方法を提供する。
【解決手段】本発明は、キャッシュメモリを有するプロセッサと、プロセッサへクロック信号を供給するクロック供給部とを備える情報処理装置の制御方法であって、前記キャッシュメモリにおけるヒット率を予測するキャッシュヒット率予測部２０１と、予測したヒット率に応じてＣＰＵクロック周波数を決定する周波数決定部２０３と、周波数にクロック信号を変更するようクロック供給部を制御するクロック制御部２０５とを備える。 （もっと読む）

【課題】各プロセッサがキャッシュメモリを備えるマルチプロセッサシステムでは、キャッシュメモリに要求されたデータが格納されていない場合には、データの読み出しに比較的長時間を要すると共に、システム全体でのメモリアクセスのレイテンシが増加する。
【解決手段】第１のキャッシュメモリ，第２のキャッシュメモリ，第１のキャッシュコントローラ，第２のキャッシュコントローラ，を備え、第１及び第２のキャッシュコントローラは互いに接続されていると共に、それぞれメインメモリに接続されており、第１のキャッシュコントローラは、第１のプロセッサからデータの読み出し要求を受信すると、第１のキャッシュメモリにデータが記憶されているか否かを判定し、記憶されていないと判定した場合に、第２のキャッシュコントローラにデータの読み出し要求を送信するキャッシュメモリシステム。 （もっと読む）

【課題】プロセッサの実行状態に即応して不要なデータ転送を削減し、キャッシュの使用効率を向上させ、消費電力を低減するメモリシステムおよびメモリアクセス制御方法を提供する。
【解決手段】メモリシステム１０１は、キャッシュメモリ１０５を有するプロセッサ１０２と、キャッシュメモリとメインメモリとの間のデータ転送を制御するデータ転送制御部１１０と、プロセッサ内で処理中の命令を監視することにより、プロセッサが特定の命令シーケンスを実行したか否かを判定する命令シーケンス判定部１０７と、命令シーケンス判定部１０７による判定結果に応じてデータ転送の中止および一時的中断の少なくとも１つをデータ転送制御部１１０に指示する転送制御切替部１０８とを備える。 （もっと読む）

【課題】前のページ・データのキャッシュ読み出しオペレーションを可能にするように構成されたフラッシュメモリ・デバイスを得る。
【解決手段】フラッシュメモリ・デバイスは、データ・ページを記憶するためのメモリ・セルのアレイ、データ・ページを取り出すための一つ以上のバッファ、そして複数のコマンドに反応してバッファとホストとの間でデータ・ページを転送するロジック・メカニズムを含む。第一のコマンドに続くコマンドの各々は、直前のコマンドによって取り出されたデータ・ページのアドレスに先行する、あるいは１より大きく超過するアドレスのデータ・ページを取り出すよう指図する。このとき、少なくとも一つのコマンドは、その取り出されるデータ・ページのアドレスを明示的に指定しない。もう一つの類似のフラッシュメモリ・デバイスは、第一のコマンドに続くコマンドで任意に指定されるアドレスのデータ・ページのキャッシュ読み出しを実行するために、二つのバッファを用いる。 （もっと読む）

【課題】フラッシュメモリ・デバイスのオペレーションをモニターするために用いられる新規なデバイスを得る。
【解決手段】フラッシュメモリ・デバイスは、データ・ページを記憶するためのメモリ・セルのアレイ、メモリ・セルのアレイとホストとの間でデータ・ページを転送するための少なくとも一つのバッファ（例えば、メモリ・バッファやキャッシュ・バッファ）、そして出力ピンを含む。ロジック・メカニズムは、メモリ・セルのアレイ上のオペレーションに関連する複数の条件の中から、出力ピン上に信号を出力させる条件を選択するよう作動可能である。ホストによるデータ・ページ転送は、出力ピン上に出力される信号に依存する。 （もっと読む）

【課題】 一部のデータストライプを更新する処理が含まれる場合であっても、更新時の処理速度を向上することが可能なＲＡＩＤ装置におけるライトバック方法を提供する。
【解決手段】 上記課題を解決するために、ＲＡＩＤ制御装置３は、キャッシュメモリ４と、更新情報を格納する更新情報管理テーブル５と、データの更新を検出して更新情報を更新情報管理テーブル５に格納する更新情報記憶手段６と、更新情報からＳｍａｌｌ Ｗｒｉｔｅ方式及びＲｅａｄ ＆ Ｂａｎｄｗｉｄｔｈ Ｗｒｉｔｅ方式によるライトバック処理の負荷を表す基準値を生成する基準値生成処理７と、この基準値から書込み方式を決定する書込み方式決定手段８と、ライトバック処理を行なう書込み手段９と、を少なくとも備えている。 （もっと読む）

【課題】 顧客プログラムの保護の強化を図る。
【解決手段】 命令コードを実行可能な中央処理装置（１６００）と、暗号化された命令コードを保持可能な命令キャッシュ（１００）と、上記中央処理装置と上記命令キャッシュとの間に配置され、上記暗号化された命令コードを、上記命令キャッシュを介して取り込み、それを復号化して上記中央処理装置に供給するための命令コード復号化論理（３００）と、を含んでデータ処理装置を構成することにより、上記命令キャッシュの内容を暗号化された命令コードとし、復号化された命令コードが命令キャッシュに格納されるのを回避することで、顧客プログラムの保護の強化を達成する。 （もっと読む）

【課題】 データをメイン・メモリにも書き込むことなく、キャッシュの一部又は他の高速メモリに記憶すること。
【解決手段】 本発明は、Ｉ／Ｏ装置、ネットワーク、又はディスクから転送されたデータを、メイン・メモリにも書き込むことなく、キャッシュの一部又は他の高速メモリに記憶する方法を提供する。さらに、データは、使用のためにロードされるまでキャッシュ又は他の高速メモリに「ロック」される。データは、ソフトウェアの制御下で明確に上書きされるまで、ロッキング・キャッシュ内に残る。本発明の実施形態においては、プロセッサは、データを、メイン・メモリにも書き込むことなく、キャッシュ又は他の高速メモリに書き込むことができる。キャッシュの一部又は他の高速メモリを、付加的なシステム・メモリとして用いることができる。 （もっと読む）

【課題】マイクロプロセッサの性能を最適化するために、命令キャッシュが、命令フェッチユニットにおける処理と同じ高いスループットで、命令を配信できるようにする。
【解決手段】 本発明にかかる命令キャッシュは、シングルポートメモリ（２１０、２１５）と、前記命令キャッシュが受信する異なるタイプのキャッシュイベントを処理するように構成され、前記シングルポートメモリに対する前記キャッシュイベントの処理を調整するマルチステージパイプラインで構成されるキャッシュ制御ロジック（２０５）と、異なるステージが、前記キャッシュイベントの読み出しおよび書き込みまたはこれらのいずれかのステージとして事前に割り当てられ、前記キャッシュイベント間のアクセス衝突が最小にされる前記マルチステージパイプライン（２３０）とを備える。 （もっと読む）

【課題】 ストレージ装置の外部の通信環境に応じて、ストレージ装置内で使用するパケットのサイズを可変に制御すること。
【解決手段】 ストレージ装置２は、ホスト１との間のデータ転送を制御するCHA３と、ディスクドライブ６との間のデータ転送を制御するDKA５とを備えている。CHA３の上位Ｉ／Ｆ判別部３Ｂ１は、ホスト１が使用する通信プロトコルの種別及び通信帯域を判別し、パケットサイズ設定部３Ｂ２は、識別された通信プロトコルの種別等に基づいて、最適なパケットサイズを設定する。同様に、DKA５は、使用するディスクドライブ６の種別及びデータ処理速度に基づいて、最適なパケットサイズを設定する。これにより、ホストとキャッシュメモリ間及びディスクドライブとキャッシュメモリ間で、速やかにデータをパケットに移し替えることができ、データ転送効率を改善することができる。 （もっと読む）

最新型プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。データスイッチ相互接続はプロセッサコアのそれぞれに接合されておりプロセッサコア間で情報を手渡すように構成されている。メッセージネットワークはプロセッサコアおよび複数の通信ポートのそれぞれに接合されている。本発明の１つの実施態様の１つの側面では、データスイッチ相互接続がプロセッサコアのそれぞれにそれぞれのデータキャッシュによって接合されており、メッセージングネットワークがプロセッサコアのそれぞれにそれぞれのメッセージステーションによって接合されている。本発明の利点としては、コンピュータシステムとメモリとの間で高い帯域幅の通信を効率的かつ費用効果的なやり方で提供できる能力が挙げられる。
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