【課題】高速での読み出し処理が可能な半導体記憶装置１を実現する
【解決手段】ＮＡＮＤ型フラッシュメモリを有する半導体メモリ部３の回路の異常を検知する検知回路１２と、対数尤度比λを用いて軟判定復号する誤り訂正符号により符号化されたデータの復号処理を行う誤り訂正回路１５とを有し、検知回路１２の情報に基づいて、データから生成される対数尤度比初期値λ０が修正される。 （もっと読む）

【課題】メインプログラムをＮＡＮＤ型フラッシュメモリに格納する情報処理装置において、ブートストラッププログラムをＮＯＲ型フラッシュメモリに格納すると、システムのコストが高くなる。
【解決手段】電源投入後、転送装置１４は、第１の記憶装置１１に格納された、第１の誤り検査符号１１４付きのブートストラッププログラム１１１を検出し、誤り検出／訂正処理を施して第２の記憶装置１２に転送する。転送が正常に完了した場合、ＣＰＵ１０は、第２の記憶装置１２上のブートストラッププログラム１１１を実行することにより、第２の誤り検査符号１１５付きのメインプログラム１１２に誤り検出／訂正処理を施して第３の記憶装置１３に転送し、第３の記憶装置１３上のメインプログラム１１２に分岐する。これにより、ＮＯＲ型フラッシュメモリを使用せずに、システムブートを行える。 （もっと読む）

【課題】不揮発性メモリ装置への付加回路を少なくしてメモリ装置の信頼性を部分的に高めることを可能とする。
【解決手段】アドレス／モード記憶部１１０を設け、アドレスにより決定される管理モードによりデータバッファ２００と不揮発性メモリ３０との間で入出力されるデータ部分のデータ長を変更できるように制御することで、読み出されたデータに付加されるＥＣＣコードで訂正可能なデータの割合を増加させることができて、指定した領域に記憶されたデータの信頼性を向上させる。 （もっと読む）

【課題】汎用のＤＩＭＭ製品を利用でき、チップ故障を含めてデータの訂正ができ、高速・高信頼性を実現する。
【解決手段】ＥＣＣ（誤り訂正符号）として任意のバイト数を指定する手段を有し、データと誤り訂正符号は、メモリ上で同一ワード上に存在する。 （もっと読む）

【課題】マイクロプログラムの読出し時にＳＥＵを生じた場合においても対処できるマイクプロセッサを得る。
【解決手段】マイクロプログラム格納ＲＯＭ１に格納されるマイクロ命令にパリティを付加する。パリティチェック回路５は、マイクロ命令レジスタ４に格納されたマイクロ命令のパリティチェックを行い、エラー検出時はパリティエラー検出信号を送出する。マイクロ命令実行部６は、パリティチェック回路５からパリティエラー検出信号が送出された場合は、例えば、マイクロプロセッサの実行を停止させる。 （もっと読む）

【課題】決められた時間内にリフレッシュを行うことで、定期的にデータの誤りを復元するだけでなく、アプリケーションプログラム実行中に致命的な不良が起こらないように、緊急リフレッシュを行うことができる。
【解決手段】不揮発性半導体記憶部を含む記憶システムは、データの再書込み可能な不揮発性メモリセル群からなる記憶領域を有する情報記憶部と、情報記憶部の記憶領域から読出されるデータのエラーを検出し、エラーを訂正して出力する誤り検出訂正回路と、検出されたデータのエラーを計数する誤り個数カウンタと、情報記憶部からのデータ読出しを計数する読出回数カウンタと、読出されるデータの誤り個数に応じて、データを訂正し、再書込みを行い、更に、データの誤り個数カウンタの計数値と読出回数カウンタの計数値をリセットするリフレッシュ制御手段とを備える。 （もっと読む）

【課題】不揮発性メモリセルを含むメモリ装置にて、メモリセル領域の増大を伴うことなく、データの信頼性を向上させることができるメモリ装置を提供する。
【解決手段】メモリ装置は、不揮発性メモリセル１０３と、２つの揮発性メモリセル１０４、１０５を有する。書込み制御部１０２は、不揮発性メモリセル１０３及び揮発性メモリセル１０４、１０５にデータ書込む。揮発性メモリセル１０４、１０５には、不揮発性メモリセル１０３が保持するデータと同じデータが書き込まれる。データ管理部１０６は、不揮発性メモリセル１０３、揮発性メモリセル１０４、１０５が保持するデータを比較し、整合が取れているか否かを判断する。整合が取れていないと判断すると、不整合となるデータを保持するメモリセルに、本来メモリセルが保持すべきデータを書き込むように、書込み制御部１０２に指示する。 （もっと読む）

【課題】不揮発性半導体記憶素子を用いて構成されるメモリシステムにおいて、記憶デー
タの信頼性の低下を抑止すること。
【解決手段】クラスタ以下の単位で書き込み／読み出しを行うＤＲＡＭと、ページ単位で
書き込み／読み出しを行うＮＡＮＤと、が具備される。データ管理部は、ＮＡＮＤにある
ページ単位毎の読み出しデータを読み出した際、読み出しエラーが起こった場合には、記
憶バッファに格納されている誤り訂正の結果に基づいて当該読み出しデータに対するエラ
ー訂正の成功／失敗を判断し、エラー訂正が成功した場合には、記憶バッファに格納され
ている当該読み出しデータに対する訂正データを書き込み、エラー訂正が失敗した場合に
は、エラー訂正処理を行っていない当該読み出しデータそのものを書き込む。 （もっと読む）

【課題】メモリ回路のアドレスデコード部で発生する障害を高確率で検出できる小面積のアドレスエラー検出装置およびアドレスエラー検出方法を提供する。
【解決手段】Ｘデコーダ１０３の出力から複数ビットの冗長符号を生成するＸ符号化器１０５と、Ｙデコーダ１０４の出力から前記冗長符号と同じビット数の冗長符号を出力するＹ符号化器１０６と、Ｘ符号化器１０５の出力１０とＹ符号化器１０６の出力１１を各ビット排他的論理和するＸＯＲ回路１０７と、ＸＯＲ回路１０７の出力１２とアドレス信号１を入力し、誤り検出を行う誤り検出器１０８と、を備える。Ｘ符号化器１０５とＹ符号化器１０６、およびＸＯＲ回路１０７によって、アドレス信号をハミング符号化した冗長部１２を生成する。誤り検出器１０８では、元のアドレス信号と生成された冗長符号に対して検査行列の掛け算を行い、エラーが発生したか否かを検出し、エラー出力３を得る。 （もっと読む）

【課題】誤り訂正能力を損なうことなく消費電力及び回路規模を低減することが可能な半導体記憶装置、その制御方法、および誤り訂正システムを提供することを目的とする。
【解決手段】ＳＳＤ１００のＥＣＣ回路４０は、読み出しデータに対して、第１誤り訂正符号（ハミング符号）を用いて第１誤り訂正し、この第１誤り訂正結果を、第２誤り訂正符号（ＢＨＣ符号）を用いてさらに第２誤り訂正し、さらに、第２誤り訂正結果を、第３誤り訂正符号（ＲＳ符号）を用いて第３誤り訂正する。 （もっと読む）

本願発明の情報処理装置は、情報の書込みおよび情報の読出しが可能な複数の記憶領域を有する不揮発性半導体メモリと、記憶領域に記憶された情報についてセクタ毎に誤り訂正を行う第１の誤り訂正処理と記憶領域に記憶された情報についてクラスタ毎に誤り訂正を行う第２の誤り訂正処理とを実行制御し、この第１の誤り訂正処理および第２の誤り訂正処理によっては訂正できないエラーが発生した場合、当該エラーを含む情報と当該情報に含まれるエラーを訂正するための誤り訂正符号とをホスト装置に送信して誤り訂正を依頼する制御部とを備えたＳＳＤを有する。
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【課題】メモリエラー統計機能を有するハードウェアを使って得られたメモリエラーの種別を用いてメモリエラー発生回数を正確に計数し不良メモリを検出する。
【解決手段】ＣＰＵ１１とメモリ１２とエラー訂正機能を有するメモリコントローラ１３とを備えた不良メモリ検出装置１は、ＣＰＵ１１からメモリ１２に書込まれたデータに基づき検出したメモリエラーの発生回数Ｎを計数するカウンタ１４０と、メモリエラーの発生回数Ｎが＞Ｔ（Ｔは所定回数）のとき、訂正可能な種別によるメモリエラーの発生回数Ｎのカウンタ１４０による計数を禁止し、メモリエラーの発生の有無を判定し、メモリエラーの発生が無いと判定されたとき、カウンタ１４０による計数の禁止を解除してメモリエラーの発生回数を再び計数し、メモリの不良を判定する処理部１５０とを有する。 （もっと読む）

【課題】ＥＣＣメモリに記憶されたデータの誤り訂正がされないまま蓄積されることを防止できる制御装置を提供することである。
【解決手段】通常動作でアクセスされる通常動作時領域１２および通常動作でアクセスされない非通常動作時領域１３とを有したＥＣＣメモリ１１と、通常動作時にＥＣＣメモリ１１の通常動作時領域１２を使用して制御演算処理を行う制御タスク処理手段１４と、定周期でＥＣＣメモリ１１の全体領域を記憶する定周期メモリ修正タスク処理手段１５とを備える。 （もっと読む）

【課題】 リードライトの信頼性の高い半導体メモリコントローラおよび前記半導体メモリコントローラを有する半導体メモリを提供する。
【解決手段】 メモリ部に記憶するデータを、Ｎ（ただし、Ｎは偶数）ビット幅のバスを介して、メモリ部へ出力する半導体メモリコントローラであって、データの２重化処理を行い、それぞれのデータを、Ｎ／２ビット幅にて、同時にメモリ部の２箇所に出力し、メモリ部の２箇所に記憶する。 （もっと読む）

【課題】 バックアップ機能付きのＩＯメモリ仕様とＥＣＣ機能付きのＩＯメモリ仕様とに低コストに対応可能としたＰＬＣ用の部品実装基板を提供すること。
【解決手段】 ＡＳＩＣ（４）に対するモード指定の選択、第１及び第２のメモリ装着部に対して装着されるべきＳＲＡＭ（５，６）種別の選択、第１及び第２のメモリ装着部に対するバッテリバックアップ有無の選択、及び第２モード指定時のメモリ割付ルールの取り決めにより、バックアップ機能付きのＩＯメモリ仕様とＥＣＣ機能付きのＩＯメモリ仕様とに対応可能とした。 （もっと読む）

【課題】データの信頼性を確保しつつ、メモリアクセス時間及びコストを低減させる情報処理装置を提供する。
【解決手段】本情報処理装置は、同一の情報を複数のメモリに書き込む際に、少なくとも１つのメモリに書き込まれるデータが書き込み中のノイズの影響を受けないように、各書き込み開始タイミングをずらす。一方、本情報処理装置は、複数のメモリから当該データを読み込んだ際に、各データを比較して、正常なデータを推定する。 （もっと読む）

【課題】バックアップやデータ格納を複数の外部センタに高いセキュリティを維持した状態で分散アウトソーシングできるようにする。
【解決手段】オリジナルデータをネットワークを介して接続された２以上の分散された格納装置（バックアップサイト）に分散格納する際に、データを所定ビット毎に読み出して、読み出されたデータを所定の論理で２以上の分割データに分割し、前記分割データ毎に前記２以上の格納装置に転送する。所定の論理とは、前記データを分割する際に、当該データを所定のまとまり毎にローテイト分割する。このローテイト分割は、所定のデータのまとまり毎にパリティを設定し、当該パリティの数値によってローテイト方向を変更する。このように、それぞれストレージを持った複数のサーバに細かい単位で分割してデータを保存することにより、各サーバ内のストレージを参照しても単体では解読不可能なシステムが実現する。 （もっと読む）

メモリアレイでエラーを訂正するコンピュータシステムは、エラー訂正アルゴリズムとメモリとを含む。エラー訂正アルゴリズムは、標準サイズを有する訂正可能なメモリセルグループで第１のビット誤り率までエラーを訂正できる。メモリは、第１のメモリセルグループに対応する情報を有する第１のＥＣＣビットセットを格納し、かつ第２のメモリセルグループに対応する情報を有する第２のＥＣＣビットセットを格納するべく機能し、第１のメモリセルグループは標準サイズより大きい第１のサイズを有し、第２のメモリセルグループは前記第１のサイズより小さい第２のサイズを有し、かつ前記第１のグループの一部分をなす。エラー訂正アルゴリズムは、第１のＥＣＣビットセットに基づく第１のグループの訂正に失敗した場合に、第２のＥＣＣビットセットに基づき第２のグループでエラーを訂正するべく機能する。
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装置および方法により、レートコンパチブル畳み込みコード（ＲＰＣＣ）などの、レートコンパチブルコードに従って、不揮発性ソリッドステートメモリデバイス（１００）にデータが格納される。このようなメモリデバイス（１００）の一例は、フラッシュメモリデバイス（１００）である。データを、まず、エラー訂正および検出のためにブロックエンコードすることができる（１１２）。ブロックコード化されたデータを、さらに畳み込みエンコードすることができる（１１４）。畳み込みコードされたデータを、パンクチャリングし（１１６）、メモリデバイス（１００）に格納することができる。パンクチャリングにより、データを格納するために使用されるメモリ量が減少する。状況に応じて、パンクチャリング量は、パンクチャリングが行われない量から比較的高いパンクチャリング量まで変化して、さらなるエラー訂正量の提供および使用されるメモリ量を変化させることができる。データをメモリデバイス（１００）から読み出すとき、パンクチャドデータをデコードすることができる（１２０、１２２）。
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ＮＡＮＤフラッシュなどの、複数の不揮発性集積回路メモリデバイス（３０６）中に、畳込み符号化を用いてデータを記憶するような装置および方法が開示される。畳込み符号（１０８／１ １０）に対する比較的高い符号化率は、ほんのわずかしか余分なメモリ空間を消費しない。ある実施形態では、畳込み符号（１０８／１ １０）は、特定のメモリデバイスの一ページに集められているよりむしろ、複数のメモリデバイス（１０６）の部分に分配される。ある実施形態では、ｍ／ｎの符号化率が用いられ、畳込み符号はｎ個のメモリデバイス（１０６）にわたって記憶される。
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