【課題】データに対するチェックデータの比率を大きくすることなく、ソフトエラーに起因するデータの２ビットエラーを訂正できるようにする。
【解決手段】チェックデータ生成部３１は、データＤに対するチェックデータＣを生成し、チェックデータメモリ２に格納する。また、データＤは、チェックデータメモリ２とは別のデータメモリ１に格納する。このように、データＤとチェックデータＣと物理的に異なるメモリ１、２に格納することにより、ソフトエラーに起因してデータＤとチェックデータＣとの両方に同時に１ビットエラーが発生する確率を無視できるほど小さくすることができる。この結果、上記パターンのビットエラーを訂正するためのエラー訂正機能をチェックデータに組み込まなくとも良くなるので、チェックデータＣのビット数を少なくすることができる。 （もっと読む）

【課題】キャッシュメモリへの書込不良を正確に検出すると共に、データリカバリに伴うペナルティ期間を短縮することが可能なキャッシュメモリ制御回路を提供する。
【解決手段】キャシュメモリ制御回路３３を、連続して入力され得るデータの最大個数(＝"４")分のキャッシュメモリ３２＿１〜３２＿４各々に対応して設けられ、各々が対応するキャッシュメモリに一のデータを書き込むと共に、前記対応するキャッシュメモリから読み出したデータが前記一のデータと一致するか否かを判定し、両データが一致しないと判定した場合に前記一のデータを前記対応するキャッシュメモリに再び書き込む４個のリカバリ部３３１＿１〜３３１＿４と、リカバリ部３３１＿１〜３３１＿４を順次制御し、連続して入力されたデータＤ０〜Ｄ３各々を互いに異なるキャッシュメモリに書き込ませる書込制御部３３２と、で構成する。 （もっと読む）

【課題】ＥＣＣによる訂正可能なビット数以上のエラー訂正を行うことを可能にする。
【解決手段】本発明によるエラー訂正方法は、記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行い、また、前記ビットエラー検出ステップにより検出されたビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込む。次に前記記憶領域からデータを読み込んだ際（ステップＳ１０１）、前記代替領域を検索して前記ビットエラー情報があると判断する場合に（ステップＳ１０２／ある）前記ビットエラー情報に基づきデータを修正する（ステップＳ１０４）。 （もっと読む）

【課題】アクセス時間の増加を抑制し、リードディスターブ確率を減少させる。
【解決手段】書き込み対象のデータＤｉｎの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータＲＤｉｎを生成する符号処理回路１００と、前記符号処理回路により生成されるデータＲＤｉｎが書き込まれるメモリ１２０と、を備える。 （もっと読む）

【課題】 読み出し要求から読み出しデータを出力するまでの遅延時間の短縮化が可能な誤り検出訂正処理を利用したメモリシステムを提供する。
【解決手段】 記憶装置１０とメモリコントローラ２０と演算処理装置３１を備え、メモリコントローラ２０が、演算処理装置３１から主データの読み出し要求を受け付けると、記憶装置１０から主データ及び検査データからなる符号化データを読み出し、主データを演算処理装置３１に出力する出力処理と並行して或いはその後に、誤り検出訂正処理の内、符号化データを用いて主データの誤りを検出すると共に、訂正用データを生成して演算処理装置３１に出力する訂正予備処理を実行し、演算処理装置３１が、誤りが検出された主データについて、誤り検出訂正処理の内の訂正処理を実行するか否かを判定し、訂正処理を実行すると判定した主データに対し対応する訂正用データを用いて訂正処理を実行する。 （もっと読む）

【課題】リードディスターブの救済において、ブロック内の読み出し頻度の低いページのエラー発生有無の確認を可能にする。
【解決手段】半導体記憶装置（１０）は、フラッシュメモリ（２０）とコントローラ（３０）とを含む。上記コントローラ（３０）は、エラー訂正回路（３０２）、ＣＰＵ（３０１）、リード済み領域管理テーブル（４０３）、論理／物理変換テーブル（４０２）を含む。リードディスターブ対策処理は、リードされていないページがある場合、そのページのデータリードが行われ、訂正可能エラーがあるか否か判別が行われる。これにより、ブロック内の読み出し頻度の低いページのエラー発生の有無を確認することができる。また、ホストからのリードコマンド処理において、エラー検出は行うものの、そのタイミングで論理／物理変換テーブルの更新は行われないようにすることで、読み出し性能低下を回避する。 （もっと読む）

【課題】上位装置に負荷をかけることなく、データの書き込み速度を向上することができる記憶装置及び記憶システムを提供する。
【解決手段】記憶装置１は、ホスト装置２との間でデータの送受信を行うホストブリッジ部１１と、下り方向にデータの一括伝送が可能な光分岐伝送路１５を介してホストブリッジ部１１に接続された各々接続された複数のメモリコントローラ１２Ａ〜１２Ｅと、複数のメモリコントローラ１２Ａ〜１２Ｅに各々接続された複数のメモリ１３Ａ〜１３Ｅとを備える。ホストブリッジ部１１からデータ列が一括伝送されたとき、少なくとも１つのメモリコントローラは、そのデータ列を構成する複数のデータに基づいて算出したパリティ情報をメモリに書き込み、他の複数のメモリコントローラ部は、他の複数のメモリコントローラの間で重複しないようにデータ列から選択したデータを各々メモリに書き込む。 （もっと読む）

【課題】誤り判定回路及び共有メモリシステムにおいて、システムのコストを増加させることなく主記憶メモリの領域の利用効率を向上してデータ保証を行う。
【解決手段】Ｐ（ｘ）をガロア体ＧＦ（２）上のｍ次の原始多項式とし、（ｋ，ｋ−３）リード・ソロモン符号を用いたＳ_ｍＥＣ−Ｄ_ｍＥＤにおいて、ｍビットブロック単位のデータに対し、誤りから保護するべき対象である元符号の多項式表現Ｉ（ｘ）に対し、１ブロックの誤り、２ブロックの誤り、或いは、誤りがないことを検出すると共に、ブロック誤りの位置ｐを前記ガロア拡大体ＧＦ（２^ｍ）上でＳ_０α^ｐ＝Ｓ_１から検出する誤り検出回路部を備えるように構成する。 （もっと読む）

【課題】部分参照電圧を利用してメモリアクセスするデバイス、システム、方法を提供する。
【解決手段】装置は比較ロジックを含む。比較ロジックは、メモリセルの閾値電圧を、少なくとも一対の部分参照電圧と比較して、比較結果を生成する。装置は、比較結果に少なくとも部分的に基づいて、メモリセルのビット値を求める読み出しロジックを含む。前記比較ロジックは、第１参照電圧および第２参照電圧を含む前記少なくとも一対の部分参照電圧を生成し、前記ビット値は、第１値または第２値のいずれかに対応しており、第１閾値電圧範囲にある閾値電圧は、前記第１値に関連付けられ、第２閾値電圧範囲にある閾値電圧は、前記第２値に関連付けられ、前記第１閾値電圧範囲と前記第２閾値電圧範囲とは重複しない。 （もっと読む）

さまざまな実施形態が、第１の半導体メモリユニットにデータを保存し、またデータを復元するために第２の半導体メモリユニットにエラー訂正情報を保存するための装置および方法を含む。エラー訂正情報は、少なくとも第１のメモリユニットに保存されたデータの値に等しい値を有する。 （もっと読む）

データ処理システム(10)及び動作方法はキャッシュ(26)に結合されたプロセッサ(30)を使用する。キャッシュ制御回路(38)は、キャッシュに結合され、誤り検出を行う。ユーザプログラマブルエラー処理制御レジスタ(48)は、キャッシュエラーが検出された際に行われるエラー処理のタイプを選択するための制御値を保存している。第1の値の制御値は、プロセッサにとって透明な(トランスペアレントな)キャッシュエラーの処理を可能にし、第2の値の制御値は、プロセッサにとって可視的である例外処理を可能にする。誤り訂正やキャッシュラインの無効化等を含む検出されたエラーに対する様々な代替処理が、他の値の制御値に応じて行われてもよい。
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【課題】比較的小さい演算規模で高速の４ビットエラー訂正を可能としたエラー検出訂正システムを搭載したメモリ装置を提供する。
【解決手段】ガロア有限体を用いて読み出しデータのエラー検出と訂正を行うエラー検出訂正システムを備えたメモリ装置において、前記エラー検出訂正システムは、読み出しデータから求められたシンドロームに基づいて有限体要素間の積や和を計算する計算回路を備えてエラー位置探索を行うものであり、前記計算回路は、内部クロックにより時分割で使用される共通化回路を有する。 （もっと読む）

【課題】データの誤りを検出する機能を備えた電子制御装置及びマイクロコンピュータにおいて、データに誤りが生じた際の誤動作や異常動作を、処理負荷を増大させることなく抑制する。
【解決手段】電子制御装置におけるマイクロコンピュータ１００では、予め定められた固定データを記憶するメモリ１７が設けられ、ＲＡＭ１１２から読み出されたデータについてデコーダ１４によって誤りが検出された場合は、ＲＡＭ１１２から読み出されたデータに代え、メモリ１７が記憶する固定データが読み出されて演算に使用される。固定データについて、例えば正常値として扱われるよう定義付けしておくことで、ＲＡＭ１１２から読み出されたデータに誤りが生じていた場合でもマイクロコンピュータ１００及び電子制御装置が正常に動作するようになる。 （もっと読む）

【課題】消失したデータを修復することができる小規模な回路規模のデータ消失復帰装置を提供する。
【解決手段】消失検知回路部３５から制御ロジック回路部３１にエラー信号が入力されると制御ロジック回路部３１はウェイクアップする。この後、制御ロジック回路部３１は外部メモリ２に記憶されたメモリデータを読み出す。そして、制御ロジック回路部３１は、読み出したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶する。そして、メモリデータがデータ保持レジスタ３４に記憶されたことにより、消失検知回路部３５からエラー信号が入力されなくなると、制御ロジック回路部３１はスリープ状態に戻る。 （もっと読む）

【課題】出力端子やテストパターン数、テスト時間を増やさずに、エラーの発生を確実に通知することができるデータ処理装置を提供する。
【解決手段】データ処理装置は、メモリと、誤り検出回路と、タイミング調整回路と、端子とを具備する。誤り検出回路は、メモリの出力に基づいて誤りを検出して誤り検出信号を出力する。タイミング調整回路は、誤り検出信号に含まれるパルス信号のうちの所定の動作が開始された後の最初のパルス信号のパルス幅を誤り検出回路から出力されるパルス幅より長くする。端子は、メモリの試験時にタイミング調整回路の出力を外部に出力する。 （もっと読む）

【課題】固体メモリデバイスのデータ復帰技術および構成を提供する。
【解決手段】固体メモリデバイスのセルに関するハード誤りを特定する段階と、特定されたハード誤りを有するセルの位置を、セルに元々プログラミングされていたデータを復帰させる復号器に提供する段階と、復号器を利用して、セルに元々プログラミングされていたデータを復帰させる段階と、を備える。また、固体メモリデバイスのセルに格納されているデータを、データの読み出しに通常利用される参照信号とは異なる、修正された参照信号を利用して読み出す段階と、セルから読み出されたデータに基づいて、セルから読み出されたデータの少なくとも１つの値が消失用にマークされる消失フラグを形成する段階と、消失フラグを利用して、セルから読み出されたデータを復号する段階と、を備える方法を提供する。 （もっと読む）

単一の仮想化ＥＣＣ-ＮＡＮＤコントローラが、ＥＣＣアルゴリズムを実行し、ＮＡＮＤフラッシュ・メモリのスタックを管理する。この仮想化ＥＣＣ-ＮＡＮＤコントローラは、スタック内の選択されたＮＡＮＤメモリ・デバイスにデータをリダイレクトし、その一方で、ホスト・プロセッサがフラッシュ・メモリ・デバイスのスタックを単一のＮＡＮＤチップとして駆動することを可能にする。
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【課題】
メモリとの接続故障の誤り訂正，検出方法が必要になってきた。
【解決手段】
プロセッサと、メモリ制御装置と、メモリ装置とを備えたコントローラにおいて、アドレスに対して任意のデータをライトアクセスするとき、アドレスと任意のデータから決定される誤り検出符号ＣＲＣと、誤り検出符号ＣＲＣと任意のデータから決定される誤り訂正符合ＥＣＣを生成し、任意のデータと伴に誤り検出符号ＣＲＣと誤り訂正符号ＥＣＣをメモリ装置に書き込み、プロセッサが任意のアドレスに対してリードアクセスするとき、メモリ装置に書き込まれている誤り訂正符号ＥＣＣと、誤り検出符号ＣＲＣとデータを読み出し、読み出した誤り訂正符号ＥＣＣに基づき読み出した誤り検出符号ＣＲＣと読み出したデータの誤りを訂正し、訂正された誤り検出符号ＣＲＣと読み出したデータに誤りが有るか検出する。 （もっと読む）

【課題】ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供する。
【解決手段】メモリセルアレイは、１つのメモリセルＭＣ中に３ビットの情報を記憶することが可能に構成されている。ＥＣＣ回路は、メモリセルアレイから読み出されたデータを冗長データに基づいて訂正する。１つのワード線ＷＬを共有し一度に書き込み又は読み出しが可能なメモリセルＭＣの数が２のべき乗である。また各メモリセルＭＣがそれぞれ複数ページのデータを格納する。複数ページＵＰＰＥＲ，ＭＩＤＤＬＥ、ＬＯＷＥＲに格納される実効データの合計のデータ量が２のべき乗のビット数に設定され、複数ページの残余の部分に冗長データが格納される。 （もっと読む）

【課題】システム運用中であっても、システムの運用に影響を及ぼすことなく効率よくリフレッシュ処理を行い、フラッシュメモリのデータ保持特性を高めることを可能とする。
【解決手段】データが記録されるフラッシュメモリと、前記フラッシュメモリに記録されたデータの読み出し、および前記フラッシュメモリへのデータの書き込みを行うシステム処理部と、前記フラッシュメモリに記録されたデータに対してエラー検出を行い、エラー検出されたデータを訂正した後に、前記フラッシュメモリに再書き込みするリフレッシュ処理を実行するリフレッシュ処理部と、前記システム処理部および前記リフレッシュ処理部のいずれか一方を優先的に動作させる優先度制御部と、を備える情報処理装置を提供する。 （もっと読む）