【課題】回路面積を低減出来る半導体装置を提供すること。
【解決手段】半導体装置１は、ＮＡＮＤ型フラッシュメモリ２と、ＮＡＮＤ型フラッシュメモリ２に入力されるデータ、またはＮＡＮＤ型フラッシュメモリ２から出力されるデータについてＥＣＣ処理を行うＥＣＣ部３０と、外部との間でデータの授受を行うインターフェース２３を有し、ＮＡＮＤ型フラッシュメモリ２と外部との間のデータの入出力を司る入出力部３と、ＮＡＮＤ型フラッシュメモリ２とＥＣＣ部３０との間の接続と、ＮＡＮＤ型フラッシュメモリ２と前記インターフェース２３との間の接続とを切り替えるスイッチ５と、ＮＡＮＤ型フラッシュメモリ２、入出力部３、及びスイッチ５を制御する制御部４とを具備する。 （もっと読む）

【課題】半導体メモリカードに応じて、適切なアクセス性能を引き出すことが困難であるという課題がある。
【解決手段】メモリカード制御装置１００は、データを記録する際に、データに関するエラー訂正情報を生成し、データをエラー訂正情報とともに記録するエラー訂正情報生成手段１０８と、取得したデータに対してエラーが発生した場合に、エラー訂正に必要なエラー訂正情報を取得し、訂正するエラー訂正手段１０４と、メモリカード１１０中のフラッシュメモリ１１２等に関する情報とメモリカード１１０内で実施可能なエラー訂正に関する情報とを基に、エラー訂正情報生成手段１０８及びエラー訂正手段１０４を動作させるかを決定するステータス情報リード手段１０６と、を備える。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】アプリケーションの実行に影響を与えることなくアプリケーションデータのエラーチェックを行うことができるようにすることを目的とする。
【解決手段】ＳＲＡＭ１３０はアプリケーションデータを記憶する。更新ページ検出部１４１はアプリケーションデータの更新ページを特定し、更新ページテーブル１４３内の更新ページに対応するビットを設定する。パトロールタスクはアプリケーションが動作していないときに動作する。パトロールタスクは更新ページテーブル１４３に基づいて更新ページを特定し、更新ページの誤り検出訂正符号を生成し、誤り検出訂正符号を誤り検出訂正符号テーブル１２２内の更新ページに対応するエントリに設定する。また、パトロールタスクは誤り検出訂正符号テーブル１２２内の未更新ページに対応するエントリに設定されている誤り検出訂正符号に基づいて未更新ページのビット反転エラーを検出および訂正する。 （もっと読む）

【課題】消費電流を低減した半導体メモリモジュールを提供する。
【解決手段】半導体メモリモジュール１００は、インターフェースチップ１１０を有する。インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。インターフェースチップ１１０は、この制御信号を低周波数化し、半導体メモリ１０１〜１０８に対して、信号線１２１を介してクロックを供給する。半導体メモリ１０１〜１０８は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ１１０から取り込み、コマンドに応じた動作を行う。また、半導体メモリ１０１〜１０８は、読み出し、書き込み動作において、インターフェースチップ１１０との間でデータ入出力を行う。インターフェースチップ１１０は、ビット幅を変換して外部へデータの入出力を行う。 （もっと読む）

【課題】複数の半導体記憶チップを備える半導体記憶装置において、各半導体記憶チップにおける使用可能な記憶領域の容量のばらつきに対応しながら、半導体記憶チップへの書き込み回数が増大するのを抑制しつつ、半導体記憶チップの故障に対応して信頼性を向上可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数の半導体記憶素子５８Ａ〜５８Ｆを備え、ホストからのデータの書き込みの要求に応じて、物理ブロックテーブルを参照して、所定の数以下のチャネルの各物理ブロックを使って論理ブロックを構成し、ページ単位の書き込み対象データと、所定の数以下の書き込み対象データを使って計算され当該所定の数以下の書き込み対象データの誤りを訂正するために使われる冗長情報とを、各々異なる半導体記憶素子５８Ａ〜５８Ｆに書き込むことによって、誤り訂正符号を構成する。 （もっと読む）

【課題】半導体記憶チップへの書き込み回数が増大するのを抑制しつつ、半導体記憶チップの故障に対応して信頼性を向上可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置５０は、複数の半導体記憶素子５８Ａ〜５８Ｆを備え、ホストからのデータの書き込みの要求に応じて、ページ単位の書き込み対象データを半導体記憶素子５８Ａ〜５８Ｅに各々書き込み、冗長情報を半導体記憶素子５８Ｆに書き込むことによって、誤り訂正符号を構成する。 （もっと読む）

【課題】回路規模縮小が要求されるメモリ用途に適したエラー検出訂正システムを提供する。
【解決手段】情報ビットと共に記憶すべきチェックビットを生成するエンコード部と、メモリセルアレイからの読み出しデータに基づいてシンドロームを計算するシンドローム計算部と、エラー探索方程式の係数をガロア体要素で表現するための計算を行うシンドローム要素計算部と、その計算結果に基づいてエラー探索方程式を解いてエラービット位置を求めるエラー探索部と、エラー訂正部とを備え、メモリセルアレイの読み出し及び書込みがｍビット並列で行なわれ、エラー検出訂正がＭビット（Ｍはｍの整数倍）のデータ単位で行なわれるものとして、エンコード部とシンドローム計算部とは、チェックビット生成及びシンドローム生成のデータビット選択を行うために、ｍビット並列のデータ入力を複数サイクル繰り返す時分割デコーダを共有する。 （もっと読む）

【課題】パーシャルライトに要する時間の短縮及び規模の低減を実現でき、動作を一時停止させることができないＣＰＵにも適用可能な誤り検出訂正装置及び方法、及び当該装置を備えるメモリ装置を提供する。
【解決手段】メモリ装置１は、外部メモリ２０とＥＣＣ回路３０とを備える。ＥＣＣ回路３０は、外部メモリ２０に書き込まれるデータの誤りを検出訂正するためのチェックビットをデータ毎に生成するチェックビット生成回路３１と、チェックビット生成回路３１で生成されたチェックビットを用いて外部メモリ２０から読み出されるデータの誤りを検出訂正するチェックビット検査回路３３とを備えており、チェックビット生成回路３１は、外部メモリ２０に書き込むべきデータのビット数が外部メモリ２０のデータ幅分のビット数である場合にのみ、外部メモリ２０に書き込むべきデータを用いてチェックビットを生成する。 （もっと読む）

【課題】関連性のないパリティデータによる誤訂正を防止することができる半導体記録装置及びその制御方法等を提供する。
【解決手段】ユーザデータ及びパリティデータを記録するためのフラッシュメモリ１８と、フラッシュメモリ１８にユーザデータの記録を指示する第１のライトコマンドを受信する外部インターフェイス部１０と、パリティデータの有効又は無効を示す管理情報を管理するブロック管理部１２とを備える。ブロック管理部１２は、外部インターフェイス部１０を介して受信した第１のライトコマンドに関連するユーザデータがフラッシュメモリ１８に記録される際に、当該ユーザデータに対応するパリティデータが無効であることを示すように管理情報を更新する。 （もっと読む）

【課題】データとＥＣＣデータが同じメモリに配置されている場合に、パーシャルアクセスにおけるメモリアクセスの高速化を図る。
【解決手段】領域管理部１１は、メモリ２をキャッシュ領域とキャッシュ不可領域に分け、キャッシュ不可領域はＥＣＣデータが対象とする制御対象データサイズをパーシャルアクセスに対応させて１バイト等とし、制御対象データサイズ分のデータに対してＥＣＣデータを設ける。ＣＰＵ１からのアクセス要求がキャッシュ不可領域の場合、キャッシュ不可領域における制御対象データサイズに従ってデータの読み出し、書き込みが行われ、読み出し時の誤り訂正及び書き込み時のＥＣＣデータの生成もキャッシュ不可領域における制御対象データサイズ分のデータに対して行われ、リードデータ又はライトデータ以外のデータに対する処理を待つ必要がなく、パーシャルアクセスにおけるメモリアクセスを高速化できる。 （もっと読む）

メモリアレイに連結されたコントローラにて、方法は、メモリアレイから読み込まれた第１のグループのデータビットが、誤り訂正符号（ＥＣＣ）エンジンにより訂正不能な誤りを含むという通知を受け取るステップを含む。特定のビット値を有する第１のグループのデータビットのカウントが、特定のビット値を有するデータビットの先行カウントと比較されるとよい。カウントが先行カウントを上回るという判断に応答して、第１のグループのデータビットのうち、特定のビット値を有し、第２のグループのデータビットの訂正されたデータビットと同じメモリセルに対応するビットが識別される。ＥＣＣエンジンに提供されるとよい、データビットの調整されたグループを生成するために、第１のグループの識別されたビットの値が変更されるとよい。
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メモリアレイへ結合されたコントローラは、誤り訂正コード（ＥＣＣ）エンジンと、ＥＣＣエンジンへ結合されたＥＣＣ強化圧縮モジュールとを備える。ＥＣＣ強化圧縮モジュールは、ＥＣＣエンジンへ提供されて符号化される制御データを受信しかつ圧縮するように構成される。ＥＣＣエンジンで生成された圧縮済み符号化済み制御データはコードワードとしてメモリアレイに蓄積される。
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【課題】記憶装置内のデータを読み出して訂正する方法が提供される。
【解決手段】該方法は、各データ・ビットに対応する複数のリファレンス・セルを用いてデータ・ワードの各データ・ビットを読み出すこと、読み出されたデータ・ビットに対してエラー検出を行うこと、エラーが検出されたならば、読み出されたデータ・ビットをエラー訂正コード（ＥＣＣ）を用いて訂正すること、および各々の対応するリファレンス・セルをそれのオリジナル記憶状態に書き込むことを含む。 （もっと読む）

【課題】データ保持性能を改善できる半導体記録装置を提供する。
【解決手段】複数のページによって構成される物理ブロックを複数有するフラッシュメモリ６ａ〜６ｅと、フラッシュメモリ６ａ〜６ｅに記録するデータを受け付ける外部インターフェイス部１と、データにパリティデータを付加し、第１のＥＣＣ符号を生成する第１のＥＣＣ生成部３と、フラッシュメモリ６ａ〜６ｅのページに第１のＥＣＣ符号に基づくデータを記録するデータ書き込み部５ａ〜５ｅと、ページに対する第１のＥＣＣ符号のシンボルの割り当てを制御するページシャフリング部２と、を備え、ページシャフリング部２は、第１のＥＣＣ符号のシンボルがグループを構成する物理ブロックにおける少なくとも２つのページ番号を有するページに割り当てられるように、第１のＥＣＣ符号のシンボルの割り当てを制御する。 （もっと読む）

【課題】２値領域と多値領域との間のデータ転送を効率的に行う。
【解決手段】メモリシステム３０は、ページ単位で書き込みが行われ、かつ、１ビットを記憶単位とする第１の記憶領域と、ｎビット（ｎは２以上の整数）を記憶単位とする第２の記憶領域とを有する不揮発性メモリ３２と、第１の記憶領域から読み出された読み出しデータと、外部から入力された入力データとを結合してｎページからなる書き込みデータを生成し、この書き込みデータを第２の記憶領域に書き込む制御部３１とを含む。 （もっと読む）

【課題】電子回路への放射線の攻撃に起因するソフト・エラー率（ＳＥＲ）を制御するための閉ループ・フィードバック・システムを提供すること。
【解決手段】可変感度ソフト・エラー率検出器が、そのソフト・エラー率に対応した出力を提供する。その出力は、電圧制御に供給される。その電圧制御の出力は、センサの感度制御にフィードバックされ、それによりフィードバック・ループを形成する。この電圧制御の出力は、ソフト・エラー率センサの電源でもよい。このソフト・エラー率センサの出力はまた、フォールトトレランス方式を有効および無効にするために、あるいはユーザに警告するために使用されることができる。 （もっと読む）