【課題】復号の処理速度が速いメモリカード３を提供する。
【解決手段】メモリカード３は、１個のメモリセルに記憶する、読み出し単位であるページが異なる３ビットのデータを、８個の閾値電圧分布に基づく確率を用いた反復計算により復号を行うときに、ハードビット読み出しのための７個の基準電圧のそれぞれと、ソフトビット読み出しのための、それぞれの基準電圧よりも低い電圧および高い電圧からなる複数の中間電圧と、からなる７組の電圧セットのうち、読み出すページに属する１ビットデータの読み出しに必要な電圧セットの電圧を選択し、選択した前記電圧セットの電圧を読み出し電圧として前記メモリセルに印加する制御を行うワード線制御部２１と、対数尤度比を記憶する対数尤度比テーブル記憶部２２と、読み出したデータを対数尤度比を用いてＥＣＣフレーム単位で復号をする復号器１と、を有する。 （もっと読む）

【課題】１枚の汎用のメモリモジュールのみで高度なエラー訂正を実現し、信頼性の高いメモリシステムを提供すること。
【解決手段】ｎビット入出力の第１〜第８半導体メモリを有するメモリモジュールと、外部装置から受け取る４×ｎビットのデータに基づいて、３×ｎビットの誤り検出訂正符号を生成し、４×ｎビットのデータをｎビットずつ第１〜第４半導体メモリのそれぞれに格納し、３×ｎビットの誤り検出訂正符号をｎビットずつ第５〜第７半導体メモリのそれぞれに格納するメモリ制御部とを具備する。メモリ制御部は、第１〜第４半導体メモリに格納された４×ｎビットのデータを読み出すとき、第５〜第７半導体メモリに格納された３×ｎビットの誤り検出訂正符号に基づいて、第１〜第４半導体メモリのうちの１つの半導体メモリの誤り訂正、又は２つの半導体メモリの誤り検出を実行する。改行しないで書き始める。スペース入れない。クレーム１を書き下す。 （もっと読む）

【課題】本発明は、少なくとも２種類以上のデータ長のデータに対して冗長データを付加し、誤り訂正を行なうメモリ制御装置において、メモリを最大限有効に使用することを目的としている。
【解決手段】上記課題は、少なくとも２種類以上のデータ長のデータに対して冗長なデータを付加した誤り訂正データをアドレス空間で分割し格納するメモリデバイス２００と、該誤り訂正データを読み出して誤り訂正を行なうメモリコントローラ２０と、
前記誤り訂正データは前記メモリデバイス２００からデータと冗長データを連続的に読み出す手段を有することによりなされる。 （もっと読む）

【課題】エラー訂正不能と判定された場合に、ＥＣＣ処理の再実行を効率的に行なうことを実現し、リード処理効率を向上できるデータ記憶装置を提供することにある。
【解決手段】実施形態によれば、データ記憶装置は、リードモジュールと、誤り検出訂正モジュールと、コントローラとを具備する。リードモジュールは、不揮発性メモリからアクセス対象のデータ及び当該データを特定する指定データを読み出す。誤り検出訂正モジュールは、前記リードモジュールにより読み出されたデータ及び前記指定データに対する誤り検出訂正処理を実行する。コントローラは、前記誤り検出訂正モジュールによる誤り訂正が不能である場合に、前記指定データの修正処理を実行し、修正処理後の指定データに基づいた再度の誤り検出処理を実行する。 （もっと読む）

【課題】メモリセルの保持電流が基準電流以上（データの誤りが発生しない）の場合において、消費電流の発生を削減する。
【解決手段】メモリセルが正しいデータを保持できなくなる限界を示す第１基準電流と、第１基準電流より基準値を高くした第２基準電流とを切り替えていずれか一方を基準電流として、メモリセルの保持電流と前記基準電流とを比較することによってデータを読み出すメモリセルアレイ１と、メモリセルアレイ１から読み出されたデータの誤り検出を行う誤り検出回路２と、保持電流が第２基準電流を下回るまで、所定の期間毎にデータの誤り検出を行うように誤り検出回路２を制御する制御部（ホスト機器４、誤り検出動作要求回路５）と、誤り検出回路２が誤りを検出した場合、メモリセルアレイ１より読み出されたデータに対して誤り訂正処理を施す誤り訂正回路３と、を備える。 （もっと読む）

【課題】メモリへのデータ書込み処理に要する時間の短縮により、システム全体の速度性能の改善をはかる。
【解決手段】メモリ書込み制御装置３は、リードデータからエラー訂正用検査ビットに基づきエラー訂正が必要なビット位置を特定し、ＣＰＵ１から出力されるライト位置指定信号に基づきライト要求データをマージして補正前のライトデータを生成する。そして、そのライトデータからエラー訂正用検査ビットを生成して検査ビット付きライトデータを出力し、エラー訂正が必要なビット位置が特定されると、特定されたビット位置のエラー訂正の要否を示す補正データを生成し、補正前のエラー訂正用検査ビット付きのライトデータから補正後のエラー訂正用検査ビット付きのライトデータを生成してメモリ２に書き込む。 （もっと読む）

【課題】
実施形態は、消費電流を低減可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間に設けられた複数のデータバスと、入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、少なくとも前記入出力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入出力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部とを含む。 （もっと読む）

【課題】エラー訂正処理時間の短縮、消費電力の削減、およびエラー訂正用データの削減を図る。
【解決手段】メモリインターフェイスと、ホストからのコマンドに従ってメモリインターフェイスを制御する制御部と、を具備し、メモリインターフェイスは、メモリへの書き込みが２値書き込みの場合、データに対してｉビットの第１エラー訂正ビット数を設定し、多値書き込みの場合、データに対してｊビット（ｉ＜ｊ）の第２エラー訂正ビット数を設定するエラー訂正ビット数設定部１６１と、エラー訂正ビット数設定部により、第１エラー訂正ビット数が設定された場合、ｋバイトの第１エラー訂正コードを生成してデータに付加し、第２エラー訂正ビット数が設定された場合、ｌ（ｋ＜ｌ）バイトの第２エラー訂正コードを生成してデータに付加するエラー訂正コード生成付加部１６２と、を備える。 （もっと読む）

【課題】チャネル間誤り訂正処理の効率化を実現し、リード動作の効率を向上できるデータ記憶装置を提供することにある。
【解決手段】実施形態によれば、データ記憶装置は、チャネルコントローラと、誤り訂正コントローラと、追加訂正モジュールとを具備する。チャネルコントローラは、複数チャネルの各不揮発性メモリに対してデータの書き込み、読み出しを制御する。誤り訂正コントローラは、リード動作時に、前記チャネルコントローラにより読み出されるデータの中で指定の訂正対象に対して、チャネル間誤り訂正符号データを使用してチャネル間誤り訂正処理を実行する。追加訂正モジュールは、前記チャネルコントローラにより前記チャネル間誤り訂正処理に必要なデータを読み出す訂正読み出し動作中に、前記チャネルコントローラによるエラー検出に基づいて追加訂正対象を指定し、当該追加訂正対象を前記誤り訂正コントローラに通知する。 （もっと読む）

【課題】誤り制御符号化（ＥＣＣ）の符号化率の動的調節方法、装置、およびシステムを提供する。
【解決手段】ビット誤り率モニタ１０６は、ＥＣＣエンジン１０４から受信した訂正不能コードワード信号に少なくとも部分的に基づいて、ビット誤り率を動的に決定する。ビット誤り率に基づいて、符号化率変更トリガがＥＣＣエンジン１０４へ送られ、所定の所望の範囲内に出力誤り率を維持するには符号化率を増減させる。ビット誤り率の変更に呼応して、誤り制御符号化の符号化率（ＥＣＣ符号化率）を、第１の符号化率から第２の符号化率へ変更する段階を備える。 （もっと読む）

【課題】動作速度を低下させることなくシステムの信頼性を向上させることが可能なメモリシステムおよびその動作方法を提供する。
【解決手段】不揮発性メモリシステム２は、ブロック（ページ）単位でデータのアクセスが行われるＮＡＮＤ型フラッシュメモリ２１（第１の不揮発性メモリ）と、ワード単位でデータのランダムアクセスが行われるＮＶＲＡＭ２２（第２の不揮発性メモリ）と、ＮＡＮＤ型フラッシュメモリ２１およびＮＶＲＡＭ２２の動作の制御を行うＮＶＭコントローラ２３（制御部）とを備えている。ＮＶＲＡＭ２２のデータに適用されるエラー訂正コードＥＣＣ２が、ＮＡＮＤ型フラッシュメモリ２１内に保持されている。ＮＶＲＡＭ２２に対するアクセス速度の低下が回避されつつ、このＮＶＲＡＭ２２におけるデータ保持特性が改善される。 （もっと読む）

【課題】リード要求のデータサイズとメモリのアクセス単位が一致していない場合でも高速にデータを読み出す。
【解決手段】メモリコマンド出力制御部９０が、ＣＰＵ１０のリード要求に基づいてメモリ装置３０からアクセス単位ごとにデータを読み出し、リード予備データ保持部６０が、読み出されたデータのうち最後のアクセス単位のデータを保持する。ＣＰＵ１０から次のリード要求があった場合に、データ選択制御部７０は、リード要求の対象となっているデータのうちリード予備データ保持部６０に保持されていないアクセス単位のデータのみをメモリコマンド出力制御部９０を介してメモリ装置３０から読み出し、メモリ装置３０から読み出したデータとリード予備データ保持部６０の保持データをＣＰＵ１０に返す。同一のアクセス単位を重複してメモリ装置３０から読み出す必要がなく、これにより高速なデータ読み出しが可能である。 （もっと読む）

【課題】ＩＰＣ機能を実現するコントローラの実装の容易化を図ることができるデータ記憶装置を提供することにある。
【解決手段】実施形態によれば、データ記憶装置は、チャネルコントローラと、ＩＰＣモジュールと、データコントローラとを具備する。チャネルコントローラは、複数チャネルの各不揮発性メモリに対してデータの入出力を制御する。ＩＰＣモジュールは、前記各不揮発性メモリに記憶されるデータを使用して、チャネル間の誤り検出訂正処理が可能な符号化データを生成する。データコントローラは、前記チャネルコントローラにより前記符号化データを前記各チャネルに並列に書き込むときに前記符号化データを論理ブロック単位で管理し、前記符号化データに含まれるパリティデータを前記論理ブロック中において同一チャネルの各プレーンに割り当てて管理する。 （もっと読む）

【課題】読み出しの処理時間を短縮することができるメモリシステムを得ること。
【解決手段】データと、２段階以上の誤り訂正処理により段階毎に定義された所定のサイズの前記データである単位データ毎に生成された各段階の誤り訂正符号と、を記憶する半導体記憶部、を備える。そして、半導体記憶部から読み出されたデータと当該データに対応する前記各段階の誤り訂正符号とに基づいて誤り訂正処理を行う誤り訂正処理部と、誤り訂正処理部による誤り訂正処理により誤り訂正が不可であったか否かを示す段階毎の誤り訂正履歴情報を前記単位データ毎に記憶する誤り訂正履歴情報記憶部と、を備える。さらに、読み出し対象の単位データに対応する前記誤り訂正履歴情報が訂正不可である段階の誤り訂正処理を実施せずに次段階の誤り訂正処理を実施するよう誤り訂正処理部を制御する。 （もっと読む）

【課題】ＩＣＰ機能を実現するパリティデータを含む符号化データの格納処理の効率化を図ることができるデータ記憶装置を提供することにある。
【解決手段】実施形態によれば、データ記憶装置は、チャネルコントローラと、ＩＣＰモジュールと、データコントローラとを具備する。チャネルコントローラは、複数チャネルの各不揮発性メモリに対してデータの入出力を制御する。ＩＣＰモジュールは、前記各不揮発性メモリに記憶されるデータを使用して、チャネル間の誤り検出訂正処理が可能な符号化データを生成する。データコントローラは、前記チャネル制御手段により前記符号化データを前記各チャネルに並列に書き込むときに論理ブロック単位で管理し、かつ前記符号化データに含まれるパリティデータを前記論理ブロック中の１つのプレーンに割り当てて管理する。 （もっと読む）

【課題】 各種のデータ転送が可能な半導体記憶装置を提供する。
【解決手段】 メモリセルアレイ10は、複数の不揮発性メモリセルが配置されている。ＲＡＭ（Random Access Memory）30は、メモリセルアレイ10に書き込まれるデータ、又は読み出されたデータを保持する。制御部4は、ＲＡＭを用いた第１の動作モードと、ＲＡＭを用いない第２の動作モードを制御する。データ転送部17は、第２の動作モードにおいて、データの書き込み時、データバスDIRを介して入出力部40から供給されたデータをバッファ部12に転送し、バッファ部12に転送されたデータをエラー訂正部20に転送し、エラー訂正部20において、生成されたパリティデータをバッファ部12に転送する。 （もっと読む）

【課題】チェックビットの生成および症候群発生のための回路の量を少なくし、遅延及び所要電力をを小さくする。
【解決手段】パリティビット幅を選択するＥＣＣ技術であって、チェックビットの生成に必要な一の最小の第１のチェックビット数と該第１のチェックビット数に基づく一の望ましいハミング距離のための症候群とを決定することと、一のハミングコードＨ−行列における最小重み付けコード数を増加させるべく、前記第１のチェックビット数より大きい一の第２のチェックビット数を利用することと、前記第２のチェックビット数に基づき、前記チェックビットおよび症候群を生成することと、を含む技術。 （もっと読む）

【課題】スループットを低下させることなくメモリチップの故障を防ぐことが可能な半導体記憶装置を提供すること。
【解決手段】夫々独立に動作可能な複数のメモリ領域を有する不揮発性半導体メモリと、複数のメモリ領域に対しデータのアクセスを実行し、アクセス可能状態になったらデータ転送要求を転送管理部に出力する複数のメモリインタフェースと、データを一時記憶する一時記憶バッファとを有する。ＥＣＣ処理部は、一時記憶バッファと複数のメモリインタフェースとの間で転送中のデータを用いて不揮発性半導体メモリの複数のメモリ領域へ分散して書き込まれるデータあるいは複数のメモリ領域へ分散して書き込まれたデータに関するＥＣＣ処理を実行する。転送管理部は、データ転送にかかるデータがＥＣＣ処理を実行するか否かを判定し、ＥＣＣ処理を実行すると判定したデータにのみＥＣＣ処理部でのＥＣＣ処理を実行させる。 （もっと読む）

【課題】データの信頼性を向上させるメモリシステムを提供する。
【解決手段】メモリシステムは、複数の物理量レベルによってｄビット（ｄは、２以上の整数）のデータを記憶する複数のメモリセルを有し、所定数のメモリセルの特定のビットからなるページ単位でデータの読み書きをするメモリデバイスと、メモリデバイスを制御するメモリコントローラとを備え、メモリコントローラは、メモリデバイスのページに読み書きするページ・データを保持し、メモリデバイスとの間でページ・データを送受信するページ・バッファと、ページ・データに基づいて生成されたｐ（ｐは、２＜ｐ＜２^ｄを満たす素数）の有限体Ｚｐ上の処理データに対する処理によってページ・データのエラーを検出し訂正するデータ処理部と、データ処理部の処理データをページ・データとしてページ・バッファにマッピングするマッピング部とを有する。 （もっと読む）

【課題】ミラーリング書き込み時間を短縮する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、１チップ内に設けられる２つのメモリプレーンＰ１，Ｐ２を有する。２つのメモリプレーンＰ１，Ｐ２の各々は、メモリセルアレイ１１と、書き込みデータを一時的に記憶するデータレジスタ１２とを有する。制御回路２２は、ミラーリング書き込みモードのとき、２つのメモリプレーンＰ１，Ｐ２内のデータレジスタ１２に書き込みデータを同時に転送し、書き込み動作及びベリファイ動作をメモリプレーン毎に実行する手段を備える。 （もっと読む）