【課題】動作時間を短縮しつつ、半導体記憶装置のデータを修正する半導体装置及び電子機器を提供すること。
【解決手段】選択回路８は、ＣＰＵ２及び誤り訂正回路５と、第１及び第２メモリＭｅ１，Ｍｅ２との間に配置される。選択回路８は、アドレスデータＤａに基づいて、ＣＰＵ２に指定された一方の第１又は第２メモリＭｅ１，Ｍｅ２に対応するメモリ書き込みデータＤｗｍを第１又は第２メモリ書き込みデータＤｗｍ１，Ｄｗｍ２として出力し、ＣＰＵ２に指定されていない他方の第１又は第２メモリＭｅ１，Ｍｅ２に対応する訂正メモリデータＤｍｔを第１又は第２メモリ書き込みデータＤｗｍ１，Ｄｗｍ２として出力する。 （もっと読む）

【課題】データプロセッサにおいて複数のメモリに対して共通のメモリパトロール回路を用いることができるようにする。
【解決手段】読み出しデータに対して誤り訂正を行って出力するメモリ（２）をＣＰＵ（１）の制御に従って定期的にリードアクセスすることによって前記メモリが保持するデータに対するメンテナンスを支援するメモリパトロール回路（４）を有する。メモリパトロール回路はＣＰＵが接続するバス(ＳＢＵＳ)を介してメモリに接続され、メモリに対して一対一対応の密結合とはされていない。メモリパトロール回路によるパトロール動作の範囲はＣＰＵの設定によって決まり、前記メモリからエラーの通知を受取ったときは当該エラーに係るデータのアドレスをメモリパトロール回路の記憶回路(４１)に保持すると共に、例えばエラーフラグ格納領域(４４)にエラーフラグをセットし、或いはＣＰＵに割り込みを要求する。 （もっと読む）

【課題】半導体記憶装置において、突然の電源断、書き込みエラーで過去に書き込みを完了していたセル共有部分のデータが破壊されないようにすること。
【解決手段】コマンド解析手段１６０にタイマ１６１を備える。書き込みコマンドが与えられたときに、前回の書き込みの完了から計測を開始していたタイマ１６１の値が所定の時間を超えたときに、新ブロック確保判断手段１７０が新たに物理ブロックを確保して書き込みを行う。こうすれば、書き込み途中に突然の電源断が発生したとしても、所定時間以前に書き込みを完了していたデータが破壊されることはなくなる。 （もっと読む）

【課題】消去間隔を長くすることで、寿命を延長する。
【解決手段】データ消去の単位であるブロックを複数個有する不揮発性メモリ１０を含むメモリシステム１の制御方法であって、各ブロックのデータが消去された消去時期を計測する工程と、少なくとも外部から供給されるデータを、空き状態でありかつ消去時期が最も古い第１のブロックに書き込む工程とを含む。 （もっと読む）

【課題】書き込みエラーが多発した場合においても、連続して書き込みが可能な信頼性の高い半導体記録装置を提供する。
【解決手段】書き込むべきデータをＥＣＣ符号として不揮発性メモリを構成する複数の物理ブロックに記録し、書き込みエラーが発生した場合は、直前に発生した書き込みエラーと現書き込みエラーとの時間間隔を検出する。そして、時間間隔が第１の基準時間以内であれば誤り位置管理手段に、書き込みエラー発生ブロック番号と、書き込みエラー発生ブロックとＥＣＣのグループになっているブロック番号とを登録する。そして、所定のタイミングで、誤り位置管理手段に登録された書き込みエラーを読み出し、ＥＣＣ符号により誤り訂正することによって復元し、再書き込みを行う。これにより、ホスト機器のバッファメモリのオーバーフローを防止できるため、書き込みエラーが頻発した場合においても、映像信号のリアルタイム記録が可能である。 （もっと読む）

【課題】出力端子やテストパターン数、テスト時間を増やさずに、エラーの発生を確実に通知することができるデータ処理装置を提供する。
【解決手段】データ処理装置は、メモリと、誤り検出回路と、タイミング調整回路と、端子とを具備する。誤り検出回路は、メモリの出力に基づいて誤りを検出して誤り検出信号を出力する。タイミング調整回路は、誤り検出信号に含まれるパルス信号のうちの所定の動作が開始された後の最初のパルス信号のパルス幅を誤り検出回路から出力されるパルス幅より長くする。端子は、メモリの試験時にタイミング調整回路の出力を外部に出力する。 （もっと読む）

【課題】受信したクロック信号及びストローブ信号のタイミングを判断して判断結果を出力する機能を有するメモリモジュールのコントローラにおいて、通常動作時と同様の構成でのループバックテストを可能とすること。
【解決手段】ライトデータ制御回路２１、ストローブ制御回路１１、リードデータ制御回路２４、リードストローブ制御回路１２、ライトデータ遅延回路２２及び遅延制御部２３を有し、ライトデータ遅延回路２２及び遅延制御回路２３は、リードストローブ制御回路１２からリードデータ制御回路２４に入力されるストローブ信号が、リードデータ制御回路がライトデータ制御回路２１から入力されたデータ信号を保持するタイミングとなるように、信号のタイミングを遅延させる。 （もっと読む）

【課題】選択的メモリアクセスに関連するデバイス、システム、方法を提供する。
【解決手段】フラッシュメモリにおける速いアクセスページをプログラムまたは遅いアクセスページのどちらをプログラムするかを示す表示を検出する。表示の検出に応じて、データは、揮発性メモリから（１）フラッシュメモリの遅いアクセスページはスキップして速いアクセスページにプログラムされるか、または、（２）速いアクセスページはスキップして遅いアクセスページにプログラムされる。 （もっと読む）

【課題】メモリシステムの寿命を延ばす。
【解決手段】データ消去の単位であるブロックを複数個有する不揮発性メモリ１０を含むメモリシステム１の制御方法であって、各ブロックのデータが消去された消去時期を計測する工程と、ブロックごとに、空き状態或いは使用中状態を示す状態値と消去時期とを対応付けるブロックテーブル３０Ｂを作成する工程と、短期的に書き換えが集中したブロックを検出する工程と、ブロックテーブルの情報に基づいて、空き状態かつ消去時期が古い第１のブロックを選択する工程と、ブロックテーブルの情報に基づいて、使用中状態かつ消去時期が古い第２のブロックを選択する工程と、第１のブロックが検出ブロックに含まれる場合に、第２のブロックのデータを第１のブロックに移動する工程とを含む。 （もっと読む）

【課題】ストレージ装置（高分子強誘電性メモリ装置）のメモリのセルが現在の状態に刻印(imprinted)または膠着されるのを防止するためのリフレッシュ・サイクルを発行するシステムおよび方法を提供する。
【解決手段】ホスト制御インターフェイス（ＨＣＩ）は、大容量ストレージに周期的なメモリ・リフレッシュ・サイクルを提供し、セルの状態が固定化されるのを防止する。時間に基づいたリフレッシュは、キャッシュ・ストレージ装置２０，２２，・・・，２４，２６中の高分子メモリ装置が現在の状態に「刻印される(imprinted)」または膠着されるのを防止する。ＨＣＩ１８は、電源投入時にすべてのアドレスを経由する最初のループを提供し、規則的な時間間隔で通常のアクセス時間の読み出しが後続し、電源オン中にセルが刻印されないことを保証する。 （もっと読む）

本発明の実施形態は、消去カウントが少なくとも１つのブロックのソリッドステートメモリのために維持される方法とデバイスに関する。エラーはメモリブロックの消去カウントに関連するソリッドステートメモリから読み出されるデータで修正される。いくつかの実施形態では、データが読み出されるメモリブロックの関連する消去カウントにしたがって、（ｉ）デコーダおよび／またはデコーダモードが選択され、（ｉｉ）より軽い重さの重みデコーダ（モード）、より重い重みデコーダ（モード）、より速いデコーダ（モード）、および／またはより遅いデコーダ（モード）を使用してエラー修正を試行するという決定がなされ、（ｉｉｉ）モード遷移および／またはエラー修正試行リソースバジェットが決定され、（ｉｖ）ソフトビット数が決定され、かつ（ｖ）デコーダバス幅のサイズが選択されるというエラー修正操作の１つ以上を実行することができる。
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【解決手段】
メモリデバイスがその入力又は動作環境における変化に応答してそれ自身を適応させ又はトレーニングすることができるシステム及び方法。メモリデバイス、例えばＤＲＡＭは、組み込まれたプログラム可能要素をそのインタフェース内に含む。プログラム可能要素は、例えば限定はされないがマイクロプロセッサ、マイクロコントローラ、又はマイクロシーケンサであってよい。プログラム可能要素は、メモリデバイスの環境における変化に応答して、メモリデバイスのインタフェースの動作に変化を生じさせるようにプログラムされる。 （もっと読む）

【課題】本発明は、バスに誘導される雑音によって発生するアドレスエラーに対して、高速でエラー処理を可能とするバス信号制御回路、このバス信号制御回路を備えた信号処理回路を提供することを目的とする
【解決手段】バス信号制御回路２は、バス信号制御回路とスレーブデバイス３とを接続するアドレス線及び制御線をスレーブデバイスの受信端子３１に接続して、さらにバス信号制御回路の帰還端子２５に一筆書きで帰還接続したバス診断線４と、書き込み、または、読み出しするデータの送受信を制御するメモリ制御部２１と、バス信号制御回路２からアドレス線及び制御線に出力した出力信号とバス診断線を介して帰還端子に帰還された帰還信号とを比較して、相違の有無を判定するバス信号異常処理部２３とを備え、実行中のバスサイクル信号のバスサイクル期間を延長するようにしたことを特徴とする。 （もっと読む）

【課題】メモリシステムの寿命を延ばす。
【解決手段】メモリシステム１は、複数のブロックを有する不揮発性メモリ１０と、各ブロックのデータが消去された消去時期を計測する計測部３１と、ブロックのごとに、空き状態或いは使用中状態を示す状態値と消去時期とを対応付けるブロックテーブル３０Ｂを有するブロック制御部３０と、短期的に書き換えが集中したブロックを検出する検出部３４と、空き状態かつ消去時期が古い第１のブロックを選択する第１の選択部３２と、使用中状態かつ消去時期が古い第２のブロックを選択する第２の選択部３３と、第１のブロックが検出部３４により検出されたブロックに含まれる場合に、第２のブロックのデータを第１のブロックに移動する平準化部３５とを含む。 （もっと読む）

【課題】不揮発性半導体メモリと回転式の記憶ユニットを併用した記憶装置において、複数の書き込み命令の実行順序を適切に決定し、記憶装置としての書き込み実行時間の短縮をおこなう。
【解決手段】記憶装置は、回転式の記憶ユニットと、不揮発性半導体メモリと、複数の書き込み命令を一時記憶する一時記憶メモリと、該複数の書き込み命令を実行する制御部とを有する。該制御部は、該一時記憶メモリ中の複数の書き込み命令を、該記憶ユニットに対して実行する時の待ち時間順に順序付け、該順序の昇順に該複数の書き込み命令を順次該記憶ユニットに対して実行するとともに、他の書き込み命令を該不揮発性半導体メモリに対して実行し、該複数の書き込み命令により書き込みを指示された全てのデータを該記憶ユニットか該不揮発性半導体メモリのいずれかに格納する。 （もっと読む）

【課題】不揮発性メモリの動的なデータ保持期間の変化に対応し、無電源状態であってもリフレッシュ実行を促しデータ消失を回避できるメモリコントローラ、不揮発性記憶装置及び不揮発性記憶システムを提供する。
【解決手段】読み書き制御部１３２は、不揮発性メモリ１４０への書き換え回数をメモリ状態判断部１３１へ通知する。メモリ状態判断部１３１では、得られた書き換え回数から不揮発性メモリ１４０の現在のデータ保持期間Ｔｒｅｔｅｎｔを決定し表示制御部１２０へ通知する。表示制御部１２０は、データ保持期間Ｔｒｅｔｅｎｔを基に、メモリ状態表示部１１０がデータ保持期間と同じ期間だけ表示を保持するようメモリ状態表示部１１０へ駆動電圧を印加する。 （もっと読む）

【課題】ROM内の配線不良に伴うデータ読出遅延を、より確実に検査することが可能なマイクロコンピュータ及びその検査方法を提供する。
【解決手段】マイクロコンピュータ1内のCPU10は、外部のテスタ2から供給されるクロックCLKに同期してROM20からデータDnを順次読み出し、テスタ2にデータDnの正常性と読出速度とを検査させる。また、CPU10は、データDnをデコードして分岐命令が得られた場合、次にデータを読み出すべきアドレスに代えて、前記分岐命令による分岐先アドレスAbからデータを読み出してテスタ2に検査させる。 （もっと読む）

【課題】リフレッシュ周期の変更をより容易に行うことのできるデータ記憶保持装置及びデータ記憶保持システムを提供する。
【解決手段】データ記憶保持システム１は、データ記憶保持装置１０と、トリガ信号を無線にて送信する無線通信装置２０とを含んで構成されている。このうち、データ記憶保持装置１０は、フローティングゲート電極による電荷の保持を通じてデータを記憶保持するＳＤカード１１と、無線通信装置２０から発せられるトリガ信号を無線にて受信する通信部１４と、ＳＤカード１１に当初書き込まれたデータと同一のデータをＳＤカード１１に再度書き込むリフレッシュ処理をトリガ信号を受信したことに基づいて実行する書込制御部１２とを備える。 （もっと読む）

【課題】より確実にディジタル信号の異常を検出する。
【解決手段】レジスタ３１〜３３は、ＣＰＵ４０がＥＥＰＲＯＭ５０に伝達すべきＳＣＫ信号，ＣＳ信号，ＤＯ信号の立ち上がりの有無及び立ち下りの有無をそれぞれの信号線１１〜１３に対応付けて記憶し、エッジ検出回路２１〜２３は信号線１１〜１３におけるそれぞれの信号の立ち上がりの有無及び立ち下りの有無を検出して信号線１１〜１３にそれぞれ対応付けて記憶する。そして、ＣＰＵ４０は、伝達すべき信号の立ち上がり時期と立ち下がり時期との間のいずれかの時期及び立ち下がり時期と立ち上がり時期との間のいずれかの時期に異常の有無の判定を行い、レジスタ３１〜３３が記憶する値とエッジ検出回路２１〜２３が記憶する値とが信号ごとに一致しない場合には異常と判定する。判定の直後にはレジスタ３１〜３３及びエッジ検出回路２１〜２３が記憶する値をクリアする。 （もっと読む）

本願発明の情報処理装置は、電源投入時、情報処理装置本体が、リアルタイムクロックの時刻情報をＳＳＤに出力する。ＳＳＤは、この時刻情報と、カウンタの値とから、電源投入時および電源遮断時の時刻、ならびに前回の電源遮断時から今回の電源投入時までの経過時間を算出して管理する。そして、ＳＳＤは、この算出した経過時間に基づいて、ＮＡＮＤメモリのリテンションチェックを実行制御する。
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