【課題】メモリコントローラのデータ及びデータタイミング信号をフィードバックして短時間内にメモリコントローラをテストする。
【解決手段】セルフテスト機能を追加したメモリコントローラはテストモードでテストデータを生成するテスト制御部、データ読み取りタイミング信号を生成し、データ読み取りタイミング信号に同期して生成されたテストデータとデータ読み取りタイミング信号を出力するデータ伝送部及び出力されたテストデータ及び出力されたデータ読み取りタイミング信号をデータ伝送部にフィードバックするデータ入出力部を含む。データ伝送部はフィードバックされたデータ読み取りタイミング信号に基づいてフィードバックされたテストデータを復元し、テスト制御部は復元されたテストデータと生成されたテストデータとを比較してテストを実施する。 （もっと読む）

【課題】ＥＣＣ機能を搭載しても回路規模が著しく増大しない半導体装置を提供する。
【解決手段】フラッシュメモリ内蔵マイコン１００Ａは、リードサイクル内のある時点で誤り検出信号ＥＤＳがＨレベルであるか、または前リードサイクルの誤り検出信号ＥＤＳがＨレベルだったのが現リードサイクルではＬレベルに変化した時のみ、センスアンプ活性化信号ＳＡＡに１ウェイトＷＴを挿入する。これにより、出力データ信号に誤りがあった場合にのみ、誤り訂正後の出力データ信号が確定するのを待ってから出力データ信号の取込みを行なうようにできる。 （もっと読む）

【課題】 周期的な外来ノイズがあっても不揮発性メモリとの間で正確なデータ転送ができるようにする。
【解決手段】 メモリ制御装置３は測定部１３、比較部１５、転送速度可変部１７を有し、クロックライン５、データライン７を介してＥＥＰＲＯＭ１とデータのやり取りを行う。測定部１３はクロックライン５から得られた外来周期性ノイズの周期を測定する。比較部１５は転送するデータ転送期間と測定された周期性ノイズ周期とを比較して当該周期の方が短いときその差を検出する。転送速度可変部１７は検出差に基づきデータ転送期間が周期性ノイズ周期内に収まる速度にクロックを高くしてクロックライン５側に出力する。 （もっと読む）

【課題】電源切断後の不揮発性の記録媒体への情報記録を確実に行うことのできる情報記録装置を提供する。
【解決手段】電源切断後の不揮発性の記録媒体への情報記録を確実に行うため、電源供給部と、不揮発性記録部と、電源供給部からの電力供給を受けて不揮発性記録部への情報の記録を行う制御部と、を具備し、制御部が、電源供給部が供給する電力を監視し、当該電力が予め定めた記録限界のしきい値を下回るまで、情報の記録を実行する情報記録装置である。 （もっと読む）

【課題】セクタデータを連続してアクセスする外部記憶装置において、単一のエラー訂正
手段によりエラー検出・訂正を行いながらメモリアクセスを高速化する。
【解決手段】ホスト２がライトするセクタデータは一時ライトバッファ７に格納される。
マイクロプロセッサ８は、ライトバッファに格納されたセクタデータが奇数番目のセクタ
データの場合には第１のメモリ４に、偶数番目のセクタデータの場合には第２のメモリ５
に格納する。ホスト２がセクタデータをリードするときには、データ切換手段１１におい
て、第１のメモリから読み出したＮ番目のセクタデータをシステムバスに対し出力すると
同時に、第２のメモリから読み出したＮ＋１番目のセクタデータ（ホストコンピュータが
次にリードするセクタデータ）をエラー訂正手段に対し出力する。これにより、Ｎ＋１番
目のセクタデータに対するエラー検出およびエラー訂正に要する時間を見かけ上短縮する
。 （もっと読む）

【課題】本発明はフラッシュメモリの管理方法及び装置に関し、フラッシュメモリの寿命を長くすることができるフラッシュメモリの管理方法及び装置を提供することを目的としている。
【解決手段】フラッシュメモリを用いた機器のフラッシュメモリの使用限界をチェックするフラッシュメモリの管理装置において、セクタ消去を行なう消去制御レジスタ１２と、データ書き込みを行なう書込制御レジスタ１３と、セクタ単位の消去・書込時間を測定する消去・書込時間レジスタ１４と、予め設定しておいた許容時間と測定時間とを比較する消去・書込時間チェック部１５と、消去・書込時間の許容時間として予め設定しておく許容時間レジスタ１６，１７と、前記消去・書込時間チェック部１５にて判定した内容を反映させる許容時間マップ１８，１９とを用いてフラッシュメモリの全セクタの使用状況を管理するように構成する。 （もっと読む）

【課題】メモリチェックの状況を管理できるようにして、メモリのチェック動作を中断しても問題が起きないようにする。
【解決手段】内蔵メモリ１３を設けたＣＰＵ１１に対してＲＯＭ１６およびＲＡＭ１４を有するメモリチェック装置（携帯電話機）において、メモリチェックのチェックタイミングを設定し、かつそのメモリチェック状況を設定するチェックフラグを記憶するチェックフラグエリア１３１を前記内蔵メモリ内１３に設けている。 （もっと読む）

【課題】書き換え可能な不揮発性メモリに記憶されているデータを安全に更新すること。
【解決手段】元のデータを記憶している旧ブロックのブロック番号領域に、この旧ブロックのデータ領域に記憶されているデータが有効でないことを表す値を書き込むことと、元のデータを更新したデータが書き込まれた新ブロックのブロック番号領域に、旧ブロックの元のブロック番号の値を書き込むことを、ＣＰＵ２３やＤＭＡＣ２４による１アクセスサイクル内で行うブロック制御部２７を設ける。ブロック制御部２７は、旧ブロックのブロック番号と新ブロックのブロック番号の書き込みが終了した時点でアクセスサイクルを終了させる。また、リセット制御部２５は、ＣＰＵ２３等のアクセスサイクル中に外部リセット信号が入力しても、そのアクセスサイクルが切れるまでは内部リセットをかけずに、アクセスサイクルが切れたときに内部リセットをかける。 （もっと読む）

データを格納するための一つまたは複数のメモリブロックを有する不揮発性メモリと、前記一つまたは複数のメモリブロックをデータの格納のために割り当てる制御部と、前記不揮発性メモリ内の割り当てられていないメモリブロックに対するポインタが格納されているウェアレベリングテーブルと、を備え、前記制御部は、前記ウェアレベリングテーブル内で一つまたは複数のポインタを識別し、その後その識別されたポインタと関連している割り当てられていないメモリブロックをデータの格納のために割り当てるようになっているシステムおよび方法。 （もっと読む）

【課題】 本発明は、ビット化けや異常書き込みによってレジスタの内容が変化してデバイスが誤動作するのを防ぐことが出来るレジスタ監視回路を提供することを課題とする。
【解決手段】 対象レジスタ１に対して監視用レジスタ２を設けて２重化する。また対象レジスタ１に対して監視用レジスタ２に供給するクロック信号ＣＬＫ１及びＣＬＫ２に同一周波数でタイミングが異なるものを用いる。これにより、これによりレジスタ１、２が書き換わるのをアラーム信号（ＡＬＡＲＭ）として検出でき、またクロック信号にノイズが乗って、レジスタ１、２が書き換わった場合にも対処することが出来る。 （もっと読む）

【課題】データと該データをサンプリングするためのストローブ信号の位相関係が入力と出力で異なるインタフェースにおいて、ループバック試験を可能とする。
【解決手段】入力側の位相シフト３０とサンプリング回路４０をテストするために、出力側の位相シフト回路２０においてＤＱとＤＱＳの位相をそろえて出力し、ＤＱＳは位相シフト回路３０で９０度シフトされ、サンプリング回路４０でＤＱがサンプルされる。出力側機能をテストするために、入力側のＤＱＳの位相シフトしないように位相シフト回路３０を制御し、出力側の位相シフト回路２０は、データサンプリングクロックの位相シフトを９０度に設定し、ＤＱＳの位相シフトは１８０度固定とし、サンプリング回路４０は、ループバックされたＤＱを９０度位相をシフトされたＤＱＳでサンプルする。 （もっと読む）

本発明は、１つ以上のシステム関連状況に性能を適応させる不揮発性メモリシステムを提供する。メモリが、動作を完了するために割り当て時間を超過する必要がある状況が生じた場合、メモリは、充分迅速に動作を完了するため、通常の動作モードから高性能モードへ切り替わることができる。これと反対に、信頼性が問題となる（部分的なページプログラミングのような）状況が生じた場合、コントローラは高い信頼性モードへ切り替わることができる。どちらの場合でも、トリガーされるシステム状況が通常に戻った後、メモリは通常の動作に戻る。このような状況の検出を、プログラミングおよびデータ再配置動作の両方に用いることができる。例示的な実施形態は、ファームウェアプログラマブル性能に基づく。
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【課題】ダイナミックメモリデバイスのリフレッシュおよびエラースクラビングの方法およびシステムを提供すること。
【解決手段】ダイナミックメモリデバイスに格納されたデータの保全性を保持するための方法は、ダイナミックメモリデバイスのリフレッシュ速度要件およびエラースクラビング速度要件に基づき、複数のメモリ素子を有するダイナミックメモリデバイスのリフレッシュ−スクラブアクセス時間間隔を決定するステップと、リフレッシュ−スクラブアクセス時間間隔を超えない周期でダイナミックメモリデバイスの各メモリ素子にエラースクラビング機能を実行するステップとを備える。 （もっと読む）

【課題】
データ記憶装置における不揮発性メモリ内のデータをより安全に書き換える。
【解決手段】
本発明の一実施形態によれば、ＨＤＤ１は、不揮発性半導体メモリ２５に記憶されているデータにエラーが存在する場合、正しいデータに書き換える。特に、ライト・コマンドの実行シーケンスの期間内において、不揮発性半導体メモリ２５に記憶されている制御データの書き換え処理を実行する。より具体的には、ＨＤＤ１からホスト５１へのライト・データ転送処理の開始通知から、コマンド完了の通知までの間で規定された期間を使用して、データの書き換えを行う。この期間は、ホスト５１が電源をオフする可能性が極めて小さいため、安全なデータ書き換え処理を行うことができる。 （もっと読む）

【課題】 EEPROMicにおけるノイズ等による不正なコマンドへの対策が十分でないため、不要な書込みや初期化等が行われる可能性がある。
【解決手段】 マイコン(102)とEEPROMic(103)との間における信号線として、EEPROMic選択信号（CS）（601）、クロック信号(CLK)(602)、データ入力(DIN)(603)、データ出力(DOUT)(604)に関する信号線（有線、無線を問わず）により接続されている点は、従来と同様である。さらに、本実施の形態によるマイコンとEEPROMicとの接続構成例では、マイコン(102)からの割り込み信号を出力する割り込み端子(602)をクロック信号線(CLK)(602)に接続している。 （もっと読む）

【課題】 異常が発生した場合に、誤ったデータの書き込みを防止することができるデータ書き込み装置を提供する。
【解決手段】 データを送受信する制御装置と、制御装置に通信線で接続され、制御装置から供給されたデータを記憶する不揮発性メモリを有し、該不揮発性メモリは、データと共に送信されるクロック信号の数が予定数と一致する場合には、データの書き込みを許容し、一致しない場合には、データの書き込みを禁止するデータの書き込み装置であり、制御装置は、通信線上に送信されたデータを受信する受信手段を有し、制御装置は、不揮発性メモリへ供給した第１のデータと通信線から受信した第２のデータとを比較し、両者が同一のデータか否かを判定して、両者が同一のデータでない場合にはクロック信号の数を予定数よりも少ない値に設定し、又は、予定された数よりも多い値に設定するクロック信号の数の増減手段を備えている。 （もっと読む）

【課題】 ボルテージ・アイランドが適用されたＳｏＣにおいて、所定のモジュールの電源投入時に他のモジュールにおけるメモリアクセスができなくなることを回避する。
【解決手段】 冗長性を持たせた複数のメモリと、この複数のメモリにおけるメモリ素子の切り替えを制御するためのコンフィギュレーション情報を格納したフューズ・セル１０１と、個々のメモリに対応させて設けられ、フューズ・セル１０１からメモリに対するコンフィギュレーション情報を受信して保持するシフトレジスタ１０と、このシフトレジスタ１０の動作を制御する制御回路２０とを備える。シフトレジスタ１０は、コンフィギュレーション情報のデータを受信し他のシフトレジスタ１０に転送するためのシフト部と、このシフト部に入力されるデータを保持するラッチ部とを備える。制御回路２０は、シフトレジスタ１０のシフト部に入力されたデータをラッチ部に保持させるか否かを制御する。
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【課題】リセットに伴う不揮発性メモリの誤書き込みおよび誤消去を防止する。
【解決手段】第１エリアおよび当該第１エリア以外の第２エリアを有する不揮発性メモリと、不揮発性メモリのアドレスデータを保持するアドレスデータ保持部と、不揮発性メモリを書き込み状態または消去状態とするための制御データを保持する制御データ保持部と、を有するマイクロコンピュータであって、揮発性メモリの第１エリアを指定するための指示信号と、リセット信号とに基づいて、アドレスデータ保持部に対して、不揮発性メモリの第１エリア内の所定アドレスデータをセットするアドレス生成部と、アドレスデータ保持部の値が不揮発性メモリの第１エリアの所定アドレスデータであるか否かを判別し、アドレスデータ保持部の値が所定アドレスデータであるものと判別したときの判別結果に基づいて、制御データ保持部の制御データを無効とする判別部と、を備えた。 （もっと読む）

【課題】 メモリが内蔵されたＬＳＩにおいて、メモリの入力への経路またはメモリの出力からの経路のディレイ故障を検出するディレイテストを実施できるようにする。
【解決手段】 スキャンＦＦ１ａ〜１ｍと、セレクタ２ａ〜２ｅと、遅延調整回路３ａ〜３ｄと、組合せ回路１０ａ〜１０ｃと、メモリ１１と、ＢＩＳＴ１２とを有する。セレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの経路上に、セレクタ２ａ〜２ｄからメモリ１１の入力端子への信号遅延時間と、セレクタ２ａ〜２ｄからスキャンＦＦ１ｅ〜１ｈへの信号遅延時間とが同じになるように遅延調整回路３ａ〜３ｄを備える。スキャンＦＦ１ｋからセレクタ２ｅへの経路上に、メモリデータ出力ＤＯＵＴからセレクタ２ｅへの信号遅延時間と、スキャンＦＦ１ｋの出力からセレクタ２ｅへの信号遅延時間とが同じになるように遅延調整回路３ｅを備える。 （もっと読む）

電子回路は、メモリセルのマトリクス等のデータ生成回路（１２）を有している。キャプチャ回路（１４）は、データ生成回路（１０）に結合される入力を有しており、データ生成回路の選択部がキャプチャ回路の入力を駆動することを許容した後にデータ信号をキャプチャする。誤り検出回路（１５）は、キャプチャされたデータ信号中の誤り（エラー）を検出する。特定のデータ信号中の誤りの検出に応じて、誤り検出回路は、特定のデータ信号の再キャプチャを引き起こし、それにより、データ生成回路（１０）は、再キャプチャまで、第１の時間間隔よりも長い継続時間を有する第２の時間間隔に亘って、キャプチャ回路（１４）の入力においてデータ信号を駆動することを許容される。これにより、広がりに起因して生じ得る最悪の場合の駆動速度に相当するように設定される継続時間を使用することなく、回路部分（例えばメモリセル）の平均駆動速度を可能にする第１の時間間隔の継続時間を選択することができる。広がりによって引き起こされる誤り（エラー）は、キャプチャ回路の入力を駆動するための増大された時間間隔をもって読み取ることにより訂正される。好ましくは、第１の時間間隔の継続時間は、平均して所定の誤り率が生じるように調節される。
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