【課題】性能低下を招くことなく回路面積を削減出来る半導体集積回路を提供すること。
【解決手段】第１メモリ３０と、第１メモリ３０に対するキャッシュメモリとして働く第２メモリ１０とを備える。第１メモリ３０からデータが読み出される場合の第１読み出し、第２メモリ１０からデータが読み出される場合の第２読み出し、及び該データを第２メモリ１０から読み出すと決定する判定、は、複数の処理ステージのうちのいずれかの処理ステージで実行される。第１読み出しにて読み出されたデータが出力されるタイミングと、第２読み出しにて読み出されたデータが出力されるタイミングとは同一である。第１読み出しで読み出されたデータは、第２メモリ１０を経由しない経路を用いて出力される。 （もっと読む）

【課題】レジスタからの読み出しデータにおける誤り検出時に、プログラム実行動作を停止することなく、継続して実行可能である演算処理装置を提供する。
【解決手段】演算処理装置は、レジスタから読み出したデータのエラーを検出し訂正する訂正制御部と、命令の実行要求に応じてキャッシュ領域又はノンキャッシュ領域にアクセスするとともに、実行要求された一の命令がノンキャッシュ領域にアクセスするロード命令であることを通知するキャッシュ制御部と、一の命令がノンキャッシュ領域にアクセスするロード命令であることがキャッシュ制御部により通知されると、一の命令をキャッシュ制御部に実行させる間、他の命令の実行を待たせることにより、ノンキャッシュ領域にアクセスするロード命令の実行中にエラーが検出されないようにする命令実行制御部とを含む。 （もっと読む）

【課題】レジスタファイルからの読み出し動作に係る電力消費を抑制しプロセッサの消費電力を低減する。
【解決手段】命令デコードステージでのデコード結果に基づく読み出しオペランド指定信号ＲＯＰＲＡ又は前のサイクルでレジスタファイル３３に出力した読み出しオペランド指定信号ＲＯＰＲＢを、オペランド制御信号ＯＰＲＣに応じて現サイクルの読み出しオペランド指定信号ＲＯＰＲＢとして出力する指定信号制御回路３１、３２を有する。レジスタファイルから演算器３６等へデータ供給が不要なサイクルでは、指定信号制御回路が、前のサイクルの読み出しオペランド指定信号ＲＯＰＲＢを現サイクルの読み出しオペランド指定信号ＲＯＰＲＢとして出力し、レジスタファイルからのデータ読み出しに係る信号変化を抑止して電力消費を抑制し、プロセッサの消費電力を低減できるようにする。 （もっと読む）

【課題】リネーミングレジスタファイルの電力を節約する。
【解決手段】マッピングユニットは、インストラクションレジスタナンバー（ＩＲＮ）を論理レジスタナンバー（ＬＲＮ）に変換する。リネーミングレジスタファイルは、ＬＲＮを物理レジスタナンバー（ＰＲＮ）にマップする。ＩＲＮの直接の使用によりアドレス可能なものよりより多い数の物理レジスタがある。リネーミングレジスタファイルはコンテンツアドレッサブルメモリ（ＣＡＭ）を使用してマッピング機能を提供する。リネーミングレジスタファイルＣＡＭはさらに現在のプロセッサー状態情報を用いてタグコンパレーターを選択的にイネーブルにしレジスタをアクセスする際の電力を最小にする。タグコンパレーターがイネーブルにならないとき、それは低電力状態になる。低電力特徴を有したリネーミングレジスタファイルを用いてプロセッサーも記載される。 （もっと読む）

【課題】性能低下を招くことなく回路面積を削減出来る半導体集積回路を提供すること。
【解決手段】データを保持する第１メモリ３０と、前記第１メモリ３０に対するキャッシュメモリとして働く第２メモリ１０とを備え、前記データに対する読み出し処理と書き込み処理とを複数の処理ステージによりパイプライン実行する半導体集積回路１であって、前記読み出し処理の対象となるデータを前記第１メモリ３０から読み出すと決定された場合に、該データの前記第１メモリ３０からの読み出しを前記処理ステージのいずれかＲＲ、ＲＲ／ＣＲにおいて行う。 （もっと読む）

【課題】 大容量のレジスタファイルから小さいレイテンシで大量のデータを効率よく計算することができるプロセッサを提供する。
【解決手段】 プロセッサは、演算手段と、演算手段にクロスバースイッチを介して接続する複数の少ポート大容量のＲＡＭをインタリーブ化したレジスタファイルと、演算手段の演算結果を格納し、クロスバーを介して演算結果をレジスタファイルに書き戻すと共に、クロスバーをバイパスするパスを介して演算手段に格納データを出力するレジスタキャッシュとを含む。 （もっと読む）

【課題】レジスタの特定ビットに対して不要に書き換えられないようにすること。
【解決手段】本発明の情報処理装置は、複数ビットを有するレジスタ２４−４を備える周辺回路２０−３と、データバス１２と、データバス１２を介してレジスタ２４−４の複数ビットのうちの特定ビットに対してアクセスするＣＰＵ１１と、を具備している。周辺回路２０−３は、レジスタ２４−４の特定ビットに対してアクセスする内部回路２１と、ＣＰＵ１１と内部回路２１とでレジスタ２４−４の特定ビットに対するアクセスが競合しないように、ＣＰＵ１１又は内部回路２１を優先する制御回路２２と、を更に備えている。 （もっと読む）

【課題】プロセッサにおいてレジスタファイルの低消費電力化を図ることのできるプロセッサを提供する。
【解決手段】プロセッサ１は、複数のレジスタを有するレジスタファイル１２と、レジスタファイル１２における、電源の供給を停止する１以上のレジスタを選択可能なスイッチ素子群回路１２ａと、オブジェクトコードの実行時に、オブジェクトコードに含まれる、使用するレジスタ数あるいは使用しないレジスタ数の情報に基づいて、レジスタファイル１２を制御するためのレジスタファイル制御信号を出力する実行部２１と、レジスタファイル制御信号に基づいて、電源の供給を停止する１以上のレジスタを選択するためのレジスタ制御信号をスイッチ素子群回路１２ａに出力するレジスタファイル制御部１６とを有する。 （もっと読む）

【課題】レジスタスピル処理が発生してもプログラムの実行速度の低下を防ぐことのできるプロセッサの提供。
【解決手段】本実施の形態にかかるプロセッサでは、物理レジスタ１２０のうち、レジスタリネーミングによって論理レジスタ１１０との対応付けがされていない物理レジスタに、論理レジスタ：Ｌレジスタ０に格納されている値を格納する。物理レジスタ１２０のうち、ＰレジスタＸＸは、論理レジスタとの対応付けがされておらず、“空いた”状態である。したがって、論理レジスタ：Ｌレジスタ０に格納されている値を物理レジスタ：ＰレジスタＸＸに格納し、待避命令の処理が完了する。また、このとき待避命令に記述されていたアドレスＸと物理レジスタ：ＰレジスタＸＸとが対応付けられたことを対応表１４０に反映させる。 （もっと読む）

【課題】汎用レジスタを用いないプロセッサを提供すること。
【解決手段】複数のＣｏ−ＣＰＵが互いに接続され、複数のＣｏ−ＣＰＵが別個の演算を並列に実行するプロセッサが提供される。複数のＣｏ−ＣＰＵのそれぞれは、コマンドデコーダ２２と、ＡＬＵ２１と、複数のセレクタ２３〜３６とを含む。コマンドデコーダ２２は、コマンドコードをデコードする。セレクタ２３〜２８は、隣接する複数のＣｏ−ＣＰＵからの出力およびＭＲＡＭからの出力を受け、少なくとも１つを選択的に出力する。ＡＬＵ２１は、セレクタ２７および２８からの出力に対してコマンドデコーダ２２によるデコード結果に応じた演算を行なう。セレクタ３１〜３２は、ＡＬＵ２１による演算結果および隣接する複数のＣｏ−ＣＰＵからの出力を受け、隣接する他の複数のＣｏ−ＣＰＵに選択的に出力する。したがって、汎用レジスタを用いないプロセッサを提供することが可能になる。 （もっと読む）

【課題】高い汎用性を有し、高速な演算処理が可能なキュープロセッサ、キュープロセッサによるデータ処理方法、およびキュープロセッサに用いるデータ処理プログラムを提供する。
【解決手段】演算処理の中間結果格納用メモリとして用いられる第１演算データ格納用キュー１８の、キューヘッダＱＨの位置から所定ワード離れた位置に格納された第１データと、キューヘッダＱＨの次の位置から所定ワード離れた位置に格納された第２データとを取得し、第１データと第２データとを用いて演算処理を行い、演算結果を第１演算データ格納用キュー１８のキューテールＱＴから所定ワード離れた位置に格納する実行ユニット１７を備えることを特徴とする。 （もっと読む）

【課題】レジスタの選択処理の高速化を図る。
【解決手段】プログラムコードには、オペランド１０によって所定のレジスタが指定されている。プログラムコードより読み込まれたオペランド１０は、オペランド保持部１に格納されるとともに、レジスタ指定修飾部２へ出力される。レジスタ指定修飾部２は、プログラムコードより読み込まれたオペランド１０とともに、制御信号５を入力し、オペランド１０内の修飾フィールドの値を入力した制御信号の値に応じて修飾する。レジスタ選択部３は、修飾されたオペランド１０によって指定されるレジスタを選択し、アクセス可能とする。 （もっと読む）

【課題】演算途中の結果が汎用レジスタのビット幅を超えるような演算においても、チップに対する占有面積の増加を抑えて、高精度の演算が可能な演算装置を提供する。
【解決手段】複数の汎用レジスタ１２は、第１のビット幅を有している。演算器１３は、第１、第２の入力端を有し、少なくとも第１の入力端が第１のビット幅より広い第２のビット幅を有し、汎用レジスタ１２から第１、第２の入力端に供給されるデータを演算する。第１のビット幅より狭いビット幅を有する第１、第２のレジスタｏｖ０、ｏｖ１は、演算器１３による演算の結果、あふれた桁のデータをオーバーフローデータとして保持し、演算器１３の少なくとも一方の入力端に、上位ビットとして保持したオーバーフローデータを供給する。 （もっと読む）

レジスタファイル内の複数の形式のデータを閲覧するアーキテクチャ及び方法である。開示された様々な実施形態により、一のレジスタファイル内の複数の連続したレジスタが一つの命令によって見かけ上一時的に転置され、各転置されたレジスタが複数の連続したレジスタからの１バイト又は１ワードを含むことが可能になる。あるプログラムでは、レジスタ内のバイトに保存された値を同じレジスタ内のほかのバイトに保存された値と交換することによって、レジスタ内のバイトを任意に再編成することができる。レジスタの間接アクセスも、追加のスコアボーディング用ハードウェアを使用せずに一つのレジスタから別のレジスタへの見かけの移動によって実施することができる。Ｉ／ＯにおけるハードウェアデータＦＩＦＯの機能性も、レジスタからレジスタへの転送における電力消費を伴わずに付与されている。しかしながら、ＦＩＦＯのサイズはプログラム制御下において変更可能である。
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【課題】ＦＰＧＡ等で構成するマイクロプロセッサのレジスタファイルを、単一アドレスポートのＲＡＭを使用して実現する。
【解決手段】レジスタファイルは、単一アドレスポートの非同期式ＲＡＭ１１と、パイプラインのステージ毎に、ＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサ１２と、切り替えに同期してＲＡＭの出力データを一時ラッチするフリップフロップ回路１３とで構成する。
レジスタファイルを、単一アドレスポートの同期式ＲＡＭと、パイプラインのステージ毎にＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサとする構成も含む。 （もっと読む）

【課題】有限体演算やモジュラ整数演算など一群の関連する算術演算をそれぞれパフォームする複数の算術回路を有するＡＬＵを含むことを特徴とする算術プロセッサを提供する。
【解決手段】ＡＬＵは、オペランドデータを受信するオペランド入力データバスと、算術演算の結果を戻す結果データ出力バスとを有する。レジスタファイルはオペランドデータバスと結果データバスに結合されている。レジスタファイルは複数の算術回路によって共用されている。コントローラは、ＡＬＵおよびレジスタファイルに結合され、算術演算を要求するモード制御信号に応答して、複数の算術回路の１つを選択し、レジスタファイルとＡＬＵとの間でデータアクセスを制御し、それによりレジスタファイルが算術回路によって共用されるようにする。 （もっと読む）

【課題】 レジスタバンク切り替え機能によるスループットの低下を抑制できるマイクロプロセッサおよびその制御方法をを実現する。
【解決手段】 本発明のマイクロプロセッサおよびその制御方法は、データをレジスタＲ０〜Ｒｎに格納した時のバンク番号Ｂ０〜ＢｎがＲ０〜Ｒｎごとに設定されているレジスタペア１２と、複数のレジスタペア１２を備えたＣＰＵレジスタ１１と、ＣＰＵレジスタ１１の情報がレジスタペア１２の単位で退避、回復されるレジスタファイル１３と、データを演算処理する前に、当該レジスタペア１２のＢ０〜Ｂｎと現在のバンク番号１９とを比較して入れ替え要求信号２４を出力する比較器１５と、入れ替え要求信号２４を受けて、当該レジスタペア１２の情報をレジスタファイル１３との間で退避、回復するレジスタ入れ替え回路１６を有する。 （もっと読む）

【課題】ＣＰＵが発行する命令は、１サイクルに１命令以上が供給されるため、毎サイクル、命令メモリ読み出しが発生し、消費電力が大きい。また、マルチプロセッサ構成の場合、命令メモリ個数が増加し、毎サイクル、命令メモリの同時アクセスが発生し、消費電力が大きくなる。
【解決手段】命令のオペランドに２次元のソースレジスタとデスティネーションレジスタを指定する手段を設け、複数サイクルで、複数のソースレジスタを使用した演算を実行し、複数のデスティネーションを得る。複数ソースレジスタを利用して、複数サイクル消費してデスティネーションを得る命令において、データ丸め込み演算器をパイプラインの最終段に接続する。更に、複数のＣＰＵを直列接続し、共有型の命令メモリを共有して使用する。この際、各ＣＰＵの命令オペランドに、隣り合うＣＰＵ間の同期を制御するためのフィールドを有し、同期化制御を行う。 （もっと読む）

【課題】所望の信号出力の高速化を図ることが可能な汎用レジスタ回路を提供する。
【解決手段】本発明に係る汎用レジスタ回路１００は、マトリクス状に配置されるとともに、データを書き込み読み出すためのワード線２およびビット線３に接続された複数のメモリセル４と、ビット線３が入力に接続されるとともに出力選択信号が伝送される制御線６が接続され、出力選択信号の入力に基づいて、メモリセル４から読み出されビット線４を介して入力されたデータの値と固定値とを切り替えて出力する複数のマルチプレクサ回路５と、を備える。 （もっと読む）

【課題】レジスタ・キャッシュを有効に活用し、処理性能を好適に向上することのできるプロセッサ及びそのデータ処理方法を提供する。
【解決手段】メイン・レジスタ・ファイルとレジスタ・キャッシュとに階層化された階層型レジスタ・ファイルを有するプロセッサにおいて、レジスタ・キャッシュのアクセスに係るインデクスを、メイン・レジスタ・ファイルの物理レジスタ番号から一義的に決定するとともに、未使用の物理レジスタ番号のモジュロ・ソートを行って、命令のフェッチ順にインデクスがラウンド・ロビンとなるように、レジスタ・リネーミング中の命令に対する物理レジスタ番号の割り当てるようにした。 （もっと読む）