集積回路をレイアウトするレイアウト装置におけるレイアウト方法は、回路データに従って複数のセルを概略の位置に配置し、複数のセルの概略の位置への配置の結果に従って複数のセルを具体的な位置に配置する。複数のセルの具体的な位置への配置において、複数のセルを具体的な位置に配置し、隣接して配置された複数のセルの各々の間におけるクリティカルエリア値を求め、求めたクリティカルエリア値が小さくなるように複数のセルの具体的な位置を変更する。
（もっと読む）

【課題】簡単かつ最適な配線パターン処理をおこなうことにより、後工程での配線パターンの修正を防止し、ＬＳＩの歩留まりの向上を図ること。
【解決手段】完全グラフは、配線パターンＷｉに対応するノードＮｉと、配線パターン間の影響度に対応するエッジｅijとから構成されている。異なるグループＧｍどうしの配線パターン間におけるクロストークの影響度Ｆijの総和Σが最小となるように、配線パターンの集合を複数のグループに分ける。完全グラフでは、エッジｅ12、ｅ13、ｅ23、ｅ45の影響度が高く、残余のエッジｅ14、ｅ15、ｅ24、ｅ25、ｅ34、ｅ35の影響度は、エッジｅ12、ｅ13、ｅ23、ｅ45の影響度に比べて低い値とされている。これにより、エッジによって互いに連結されているノードＮ１〜Ｎ３のグループと、ノードＮ４、Ｎ５のグループとに分割される。 （もっと読む）

【課題】 予めオンチップキャパシタを近傍に配置したいファンクションブロックを指定し、その近辺に散在する小さな空き地を配置したいファンクションブロックの近傍に移動・合成することにより、オンチップキャパシタをより効果的に配置すること。
【解決手段】 ファンクションブロックを配置するための配置情報を記憶する配置配線用ライブラリ２０２と、近傍にキャパシタを配置するように指定された指定ファンクションブロックに関する情報を記憶する配置改良用ライブラリ２０３と、入力データ２０１と前記配置情報とに従ってファンクションブロックを配置する配置部１０１と、配置結果に対して指定ファンクションブロックの近傍に空き地を集めるようにファンクションブロックを移動する配置改良部１０２と、配置改良後に配線を実行する配線部１０３と、集められた空き地にキャパシタを配置するキャパシタ発生部１０５とを有する。 （もっと読む）

【課題】 半導体集積回路のセル配置方法において、セルの配置に要する処理時間を短縮する。
【解決手段】 特定セル抽出部１０２は、特定セル指定情報１０８によって指定されたセルを特定セルとして抽出し、特定セル情報１１０に格納する。特定セル配置部１０３は、特定セルの配置を行う。セル配置部１０４は、特定セルの位置情報を利用し、一般的な配置アルゴリズムを用いて残りのセルを配置する。 （もっと読む）

【課題】クロストークエラーの検出を簡単かつ効率的におこなってＴＡＴまたは作業工数を短縮化することにより、レイアウト設計の作業効率の向上を図ること。
【解決手段】レイアウト設計装置７００は、任意のネットリストを入力するネットリスト入力部７０４と、入力されたネットリストから得られるセルをＬＳＩチップ上に配置する配置部７０６と、配置されたセルの集合の中から検査対象となる任意のネットを抽出するネット抽出部７０７と、回路モデル２００の回路シミュレーションをおこなった結果発生したクロストークによって生じる遅延時間に基づいて作成された相関テーブル５００に基づいて、抽出されたネット内のセルの内部抵抗値ＲＤと相関関係のある配線長情報Ｌを抽出する配線長情報抽出部７０８と、抽出された配線長情報Ｌに基づいて、クロストーク遅延時間を抑制する遅延時間抑制セルをネットに挿入する挿入部７１１と、を備える。 （もっと読む）

【課題】ノイズ値エラーに対応した修正量を低減することにより、エラー回避のための修正に要する手間の削減，レイアウト設計の自由度向上，ＤＡへの負担低減をはかる。
【解決手段】配置／配線結果に基づき各配線における信号伝播のタイミングチャートを得るタイミング解析部１１と、チェック対象配線におけるノイズ値を算出するノイズ値算出部１３と、そのノイズ値が制限値を超えているか否かを判定するノイズ値判定部１４と、前記タイミングチャートに基づいて前記ノイズ値が前記制限値を超えていると判定されたチェック対象配線における信号波形の最終エッジ発生タイミングと影響配線における信号波形の最終エッジ発生タイミングとの比較結果に応じて当該チェック対象配線のノイズ値エラーの判定を行なうエラー判定部１５とをそなえて構成する。 （もっと読む）

【課題】 少ないバイパスコンデンサで良好なＥＭＣ対策効果が得られるプリント基板設計が可能な方法を提供する。
【解決手段】 ＩＣの電源端子に対応してそれぞれ設けられるバイパスコンデンサから削除可能なものを抽出することを含むプリント基板設計方法であって、各バイパスコンデンサの最適容量値を算出するステップと、算出された最適容量値により容量範囲ごとに分類するステップと、同一の容量範囲に分類されたバイパスコンデンサの中から隣接するものを抽出するステップと、隣接するバイパスコンデンサの一方に対応する電源端子と他方のバイパスコンデンサの間のインダクタンスを基に、一方に対応する電源端子に対する他方のバイパスコンデンサの最適容量値を算出して、その最適容量値が同一容量範囲にあるときは、一方のバイパスコンデンサを削除候補とするステップとを含む。 （もっと読む）

【課題】 アナログセルレイアウトの設計制約を設計者の熟練度に依らずに回路図データから自動予測することができるようにすること。
【解決手段】 回路図作成部１にて作成されたアナログ回路図のデータが回路図記憶部２に書き込まれる。回路接続情報抽出部３では、回路図記憶部２に記憶されるアナログ回路図データから抽出された回路接続情報が回路接続情報記憶部４に書き込まれる。設計制約予測抽出部５では、回路接続情報記憶部４に記憶される回路接続情報からペアリングの必要な素子が予測・抽出され、回路接続情報に設計制約として付加され、回路接続情報記憶部６に書き込まれる。自動配置部９では、回路接続情報記憶部６に記憶される設計制約を含む回路接続情報に基づきレイアウトセルの配置が実行される。自動配線部１１では、配置後レイアウト記憶部１０に記憶されたレイアウトセル間の配線が実行される。 （もっと読む）

【課題】タイミング制約ある素子を最適に配置し、配線長を短くでき、かつ後工程の配線工程でＣＡＤツールの負担を軽くし、迂回配線の可能性の低減をし、配線によるクロストークノイズの影響を低減し、配線の信頼性悪化を防ぐ。
【解決手段】タイミング制約のある同期式半導体集積回路の自動レイアウト設計方法において、タイミング制約が付与された経路の素子から分岐配線を抽出し（S1）この分岐配線の分岐点に分岐バッファを挿入し（S3）前記経路で与えられたタイミング制約値より始点素子から終点素子までの配線の遅延値のみを求めてから前記各素子の配線長とその総和を求め（S4）前記総配線長の範囲内に前記始点素子と前記終点素子を優先配置し、前記経路で与えられ前記始点素子から前記終点素子の間にある中間素子の配置を、前記各素子の出力抵抗とその配線抵抗との大きさの比較により判定して最適配置する（S8,S9 ）ことを特徴とする。 （もっと読む）