【課題】矩形領域内に矩形の部品を、部品同士の重なりなくかつ各部品の制約を満たすように高速に配置する。
【解決手段】選択部品の配置戦略に応じて選択部品の４つの角の内の１つの基準点を利用基準点として決定し、前記選択部品の配置可能範囲において利用基準点を位置づけ可能な領域の範囲端をなす第１線分を算出し、選択部品より先に配置された部品の、前記利用基準点と同一の基準点に対して設定された第２線分と、前記第１線分とを含む線分集合に基づき線分の交点を候補点として算出し、算出した候補点を選択部品の配置戦略に応じてソートし、算出した候補点に選択部品の利用基準点を位置づけて選択部品を配置したとき他の部品と重ならずかつ前記配置可能範囲に含まれるかどうかを候補点のソート順に検査し、最初に検出された候補点に利用基準点を位置づけるように選択部品を配置し、選択部品の配置位置に基づき、選択部品の４つの基準点に対して第２線分を設定する。 （もっと読む）

【課題】チップサイズの増大を抑制した上で、異なる電源に接続されるウエル同士が隣接しないように配置することのできる、半導体集積回路のレイアウト設計方法を提供する。
【解決手段】（ａ）第１ウエルを有する第１スタンダードセルと、第２ウエルを有する第２スタンダードセルとを配置するステップと、（ｂ）前記第１スタンダードセルの外側であり、前記第１ウエルからの距離が第１距離以内となる領域に、空きセルを配置するステップと、（ｃ）前記空セルが前記第２ウエルと重なった場合に、前記第２スタンダードセルを、前記空セルと前記第２ウエルとが重ならなくなるように移動するステップと、を具備する。ここで、前記第１ウエルと前記第２ウエルとは互いに異なる電源電圧の供給されるウエルである。 （もっと読む）

【課題】組立品を作成する際に効率よく容易に部品を配置することができるＣＡＤシステムおよび部品配置方法を提供する。
【解決手段】本発明に係るＣＡＤシステム１０は、ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３、部品情報記憶部１４、座標情報記憶部１５を少なくとも有する。部品情報記憶部１４は、部品固有の座標空間における部品の形状情報と部品名とを関連付けて記憶する。座標情報記憶部１５は、部品固有の座標空間の名前（座標名）と組立用の座標空間と部品固有のローカル座標空間との相対位置情報とを関連付けて記憶する。ＣＰＵ１１は、部品情報記憶部１４および座標情報記憶部１５を検索することにより、命名規則のもとで対応関係にある部品名および座標名を抽出し、部品名に関連付けられて部品情報記憶部１４に記憶されている部品の形状情報と、座標名に関連付けられて座標情報記憶部１５に記憶されている相対位置情報とにもとづいて、部品をグローバル座標空間内に配置する。 （もっと読む）

【課題】クリティカルな信号等の所定の信号の配線長に着目して配線レイアウトを早い段階で変更することにより、信頼性の高い半導体集積回路装置を短期間で設計するための設計支援プログラム等を提供すること。
【解決手段】本発明の半導体集積回路装置の設計支援プログラムは、配置配線の対象となる回路に含まれるセルを配置するセル配置手段１２と、配置配線の対象となる回路に含まれるネットを配線するネット配線手段１４と、配置配線後のレイアウトに基づいて、前記ネットの配線レイアウトを変更する配線レイアウト変更手段１６としてコンピュータを機能させる。ネット配線手段１４は、所定のネットの配線を他のネットの配線よりも優先して行う。配線レイアウト変更手段１６は、前記所定のネットの配線長を計算し、配線長が所定の規格値よりも大きい場合には、前記所定のネットの配線レイアウトを変更する。 （もっと読む）

【課題】半導体集積回路の開発期間を短縮できる。
【解決手段】本発明の例に関わる半導体集積回路の設計レイアウト作成方法は、回路パターンを構成するための複数のセルのうち、隣接して配置されることでＯＰＣ危険箇所が発生する組み合わせを抽出し、セルの配置に対する配置制約を生成するステップ（ＳＴ１）と、複数のセルの配置を行い（ＳＴ２）、配置制約に基づいて、隣接して配置された複数のセルの組み合せ内のＯＰＣ危険箇所を抽出するステップ（ＳＴ３）と、ＯＰＣ危険箇所を含むセルの組み合わせ内の少なくとも１つのセルに対して、同一の座標上でフリッピング処理を施して、レイアウトを変更するステップ（ＳＴ４）と、フリッピング処理によって除去されなかったＯＰＣ危険箇所を含むセルの組み合わせに対して、セルの分解処理又は合成処理を施して、レイアウトを変更するステップ（ＳＴ６）とを備える。 （もっと読む）

【課題】ペア配置の検証の精度を向上させることができるレイアウト検証プログラム、およびレイアウト検証方法を提供すること。
【解決手段】ペア配置が要求される素子間におけるペア配置素子間検証処理（ステップ２１〜２４）を行い、条件違反がある場合にペア配置抵抗素子間検証処理（ステップ２５）を行うため、本体部分の形状が異なる抵抗素子を考慮したペア配置の検証ができる。次に、ペア配置を検証する素子が影響を受ける図形が含まれる範囲におけるペア配置周辺図形検証処理（ステップ２６、２７）を行い、図形形状が同一でない場合にペア配置周辺図形反転回転処理（ステップ２８）を行う。そして、ペア配置の候補とされた素子がＭＯＳトランジスタである場合にペア配置ＭＯＳトランジスタ間検証処理（ステップ２９）を行うため、ＭＯＳトランジスタのドレイン電流の方向を考慮したペア配置の検証ができ、トランジスタ特性を揃えることができる。 （もっと読む）

【課題】半導体集積回路においてゲートのデータ密度に起因するトランジスタの特性バラツキを抑制する。
【解決手段】本発明による半導体集積回路の自動レイアウト装置１０は、セルをゲート方向に隣接して配置する際、セルの境界付近に配置済みのゲートを基準ゲート１１１とし、その周辺の所定の領域内に存在するゲート数を規定の範囲内とするように、配置するセルを決定する。 （もっと読む）

【課題】ラッツネストが表示されたときに、階層モジュール、ハードマクロの端子がチップに配置される適切な位置を検討することができる半導体集積回路のフロアプラン編集装置を提供すること。
【解決手段】本発明では、最短経路検索処理を実行することにより、Ｍ個の経路の中から、フリップフロップ数Ｎが最も小さい経路を選択経路として検索する。その結果、ラッツネスト（第１端子、第２端子及び選択経路）と、文字列（論理ゲート素子数ｍ、最小フリップフロップ数Ｎ）とを表示装置に表示する。このときに、設計者は、最も小さいフリップフロップ数Ｎにより、端子間の遅延とクロックサイクルとを考慮することができる。このため、階層モジュール、ハードマクロがチップに配置される適切な位置を検討することができる。 （もっと読む）

【課題】電磁波の放射を抑制するためのコンデンサの配置数を減らし、コストを削減すること。
【解決手段】電磁波を放射する部品のデータに基づいて共振解析を実行する共振解析処理部２０３と、共振解析処理部２０３の解析結果から共振点を抽出する共振点抽出処理部２０４と、共振点抽出処理部２０４が抽出した共振点に対して、Ｓパラメータを解析するＳパラメータ解析処理部２０５と、Ｓパラメータが設定値より大きいか否かを判別するパスコン配置判定処理部２０６と、配線基板のデータに対して、判別部が設定値より大きいと判断した共振点に電磁波の放射を抑制するためのコンデンサを配置する処理を実行するパスコン配置処理部２０７とを具備する。 （もっと読む）

【課題】 チップ上の領域によって異なる精度レベルの歩留まり向上処理を適用することが容易な配置配線結果を生成する、半導体集積回路の設計方法および設計装置を提供する。
【解決手段】 チップ情報に基づいて前記半導体集積回路の初期配置を行う初期配置ステップと、半導体チップを複数の領域に分割するチップ領域分割ステップと、チップ領域分割ステップにて分割された各領域のそれぞれに対し、チップ情報に基づいてタイミングクリティカル度を算出するタイミングクリティカル度算出ステップと、分割された各領域のそれぞれに対し、タイミングクリティカル度算出ステップにて算出されたタイミングクリティカル度に基づいて歩留まり向上処理の精度レベルを設定する歩留まり向上処理精度レベル設定ステップと、を含む。 （もっと読む）

【課題】
タイミング修正をセル挿入により改善する際、エラー対象のセル近傍配置を実施するが自動配置ではタイミング・配線性を両立させるセル配置が難しい。
【構成】本発明は、タイミング情報、接続情報、物理情報を入力とし、重み付け決定工程により、セルが動く度合いを重み付けし、移動範囲決定工程からセルの移動可能範囲を決定し、セル配置可能領域有無の判断を行う。セル配置可能範囲の有無により、セルの移動可能領域拡大工程またはセル配置領域確保工程へ進み、セルの自動最適配置を実施する。 （もっと読む）

【課題】樹木の有するプラス効果とマイナス効果の双方を勘案した評価指標にて体感温度にとって最適な街路樹の配置計画（樹木の形状や寸法、配置本数など）を決定することのできる街路樹の最適配置設計手法を提供する。
【解決手段】予め解析された、もしくは計測された少なくとも風速と樹木下の日射量に基づく体感温度を求め、樹木による日射遮蔽効果と風速低下効果に関する各因子を掛け合わせた値と該体感温度との関係を平面座標上にプロットし、式１を使用して該式中の変数：ｘを変化させながら、該プロットに近似する近似式を決定し、該近似式がピーク値の場合の各構成要素の値を決定する手法であり、式１：Ｓ_ｒ×Ｖ_ｒ１^−ｘである。Ｓ_ｒ＝Ａ_ｔ×ｎ／Ａ_Ｅ、Ｖ_ｒ１＝Ａ×ｎ／Ｖ_Ｅ、Ｓｒ：日射遮蔽効果因子、Ｖ_ｒ１：風速低下効果因子、ｘ：因子効果調整係数、Ａ：樹木１本あたりの葉面積、Ａ_ｔ：樹木１本あたりの樹冠投影面積、Ａ_Ｅ：歩道面積、ｎ：樹木本数。 （もっと読む）

【課題】設計に必要な工程を省くことができ、効率的に設計を行うことができる設計方法および設計支援装置を提供する。
【解決手段】本発明に係る設計方法は、企画情報記憶手段３１と、部品情報記憶手段３２と、制約情報記憶手段３３から設計に必要な各種情報をそれぞれ読み込み、読み込まれた各種情報に基づき、予め指定された領域内に部品を配置して設計案を生成する設計案生成手段３７と、設計案生成手段３７により生成された設計案を表示する表示手段により構成される設計支援装置を用いた設計方法である。 （もっと読む）

【課題】フロアプランを効率良く修正し得るフロアプラン作成装置を得る。
【解決手段】フロアプラン作成装置３０は、例えばフロアプランナによって自動で作成されたフロアプランのデータから予め定められた複数の着目要素を抽出する着目要素抽出部２と、当該着目要素に基づいて複数の個別評価項目の各々に関する個別評価値を求める個別評価値算出部３と、当該個別評価値に基づいてフロアプランに関する総合評価値を算出する総合評価値算出部４とを備える。当該フロアプラン作成装置はさらに、複数のフロアプランに関する個別評価値及び総合評価値を記憶する記憶部１１と、記憶部１１の記憶データに基づき、各個別評価値がその最適値に近づくように、複数の個別評価項目の中から修正対象を選択する修正項目選択部１２と、修正項目選択部１２が選択した個別評価項目に関してフロアプランを修正するフロアプラン修正部２２とを備える。 （もっと読む）

【課題】設計が完成していない段階で精度のよい配置配線を行うことが可能な集積回路装置の設計方法、集積回路装置及び設計支援システムの提供すること。
【解決手段】ゲートアレイを少なくとも１部に含む集積回路の設計方法であって、当該集積回路に対応して選択するバルクのセル数または当該集積回路の完成時の予定セル数と、集積回路の回路設計における所定の段階において判明している設計データを実現するための論理回路を構成するセル数に基づき、前記所定段階で判明している論理回路の少なくとも一部に仮配置するセルの総数である仮配置セル数を求める仮配置セル数取得ステップと、前記所定段階で判明している少なくとも一部の論理回路に、所定の規則に従ってまたはランダムに仮配置セル数分のセルを配分する配分ステップと、含むことを特徴とする。 （もっと読む）

【課題】論理変更/回路修正時に使用するスペアセルを、所望の論理モジュール／論理回路の近くに配置できるスタンダードセル方式の設計方法の実現。
【解決手段】スペアセル入りネットリストを作成する処理S11と、セルの自動配置を行う処理S13と、自動配置されたセルの自動配線を行う処理S15と、を備えるスタンダードセル方式の半導体集積回路の設計方法であって、自動配置は、スペアセルについて、仮想接続用ライブラリ34としてハードマクロで定義されたセルライブラリを用いて行い、仮想接続用ライブラリではスペアセルは所望の論理モジュール内の回路にネット接続されており、仮想接続用ライブラリから、スペアセル化ライブラリ35としてソフトマクロで定義されたセルライブラリに置き換える処理S14を、さらに備え、スペアセル化ライブラリではスペアセルは所望の論理回路とのネット接続されておらず、自動配線はスペアセル化ライブラリを用いて行われる。 （もっと読む）

【課題】スタンダードセル設計で電源配線層やチップサイズを増加させずに論理回路セルの電源電圧降下を許容範囲内にするレイアウト設計を可能とする。
【解決手段】レイアウト設計で、論理回路セル、フィルセル、ＧＡセルとそれぞれ同じセルサイズで電源配線幅の大きな電源強化セルを用いて、セル配置後に各論理回路セルの電源電圧を調べ、電源電圧降下が許容範囲を超えた論理回路セルがある時は近傍の未配線の基本論理回路セル、フィルセル、ＧＡセルなどを対応する電源強化セルに置き換えて電源配線抵抗を減少させて、論理回路セルの電源電圧降下を減らす。 （もっと読む）

半導体レイアウトの修正の方法、更に、半導体レイアウトの修正のためのシステム及びコンピュータプログラム製品を提供する。本発明は、半導体レイアウトの修正の方法を提供する。レイアウトは、コーナ及びエッジを有する半導体材料のオブジェクトを含む。本方法は、隣接するエッジ及び／又はコーナの間の関係を示す近接性と、どの境界内で近接性が有効であるかの修正に対する境界を定めるトリガと、半導体レイアウトに対する物理的要件を表す設計規則との組を受け取る段階（６１）を含む。本方法は、更に、受け取った近接性、トリガ、及び設計規則に基づいて、制約の組における各制約が近接性を変更することなく内部で半導体レイアウトを修正することができる限界を定める１組の制約を発生させる段階（６２）を含む。次に、修正された半導体レイアウトを得るための制約の組が解かれる（６３）。 （もっと読む）

【課題】半導体集積回路内のトランジスタの素子分離領域からの応力による特性バラツキを抑制することにある。
【解決手段】半導体集積回路１は、ゲートと拡散層から形成されるトランジスタを含むセルを複数具備する。複数のセルのそれぞれは、ゲートに垂直な第１方向（Ｘ方向）に隣接して設けられ、複数のセルの全てにおいて、セル枠と、セル枠に対し第１方向に最も近いセル内の拡散層との距離は、等しい。 （もっと読む）

【課題】本発明の課題は、半導体集積回路を構成するモジュールを配置する際、外部端子位置との接続性に基づくモジュールへの割当領域の決定後、更にその割当領域の重心を求めて接続端子としたモジュール間の接続性に基づいてモジュールを配置することを目的とする。
【解決手段】上記課題は、ＬＳＩチップを構成する複数のモジュールを配置するモジュール配置方法であって、コンピュータが、モジュール毎の外部端子位置と前記ＬＳＩチップ上の任意の領域との接続性の相関値を算出し、その算出結果に基づいて各モジュールへ割り当てる割当領域を決定する割当領域決定手順と、各モジュールへ割り当てられた前記割当領域から算出される各重心を接続端子としてモジュール間の接続性を含めた相関値を算出し、その算出結果に基づいてモジュール位置を決定するモジュール位置決定手順とを実行することを特徴とするモジュール配置方法により達成される。 （もっと読む）