【課題】先行して作成された論理回路図に基づく回路設計や基板レイアウト設計の結果としてピンアサインが変更される場合であっても、設計検証の工数を削減することができ、論理回路図と指定部品とのピンアサインの不一致を防止できる設計支援装置を提供する。
【解決手段】ＦＰＧＡ／ＰＬＤ部品を搭載した基板の論理回路図のデータからＦＰＧＡ／ＰＬＤ部品及び基板のピンアサイン情報を抽出し、このピンアサイン情報を用いて基板上におけるＦＰＧＡ／ＰＬＤ部品のピンアサインを規定するピン対応表を作成する。 （もっと読む）

【課題】より軽い負荷で探索精度を維持した調整用セルの挿入可能なエリア（挿入ポイント）を探索するための技術を提供すると共に、調整用セルの挿入によって生じる影響を考慮して、その調整用セルの挿入ポイントを探索するための技術を提供する。
【解決手段】自動配置処理部３４は、自動レイアウト処理部３３によってデザインが確定した電子回路が形成される基板を複数のエリアに分割し、エリア毎に調整用セルを挿入できる余裕度を評価したマップを事前に作成する。調整用セルを挿入すべき対象ネットでその挿入ポイントを探す探索を行うか否かは、その対象ネットが存在するエリアで評価した余裕度によって判定する。それにより、調整用セルの挿入ポイントを探し出すことが見込める対象ネットのみ、挿入ポイントの探索を行う。 （もっと読む）

【課題】タイミング制約を満足させつつ、消費電力量を削減できるレイアウトを、１度のレイアウト修正処理で実現できるレイアウト設計装置を提供する。
【解決手段】消費電力削減可否判定手段１０８は、改善対象セル１３１の移動を想定して、消費電力の削減が可能か否かを判定する。消費電力の削減が可能である場合には、遅延時間・セル移動可能距離計算手段１０９によって、改善対象セル１３１の移動を想定した場合の、改善対象セル１３１を含む遅延計算対象パス１３２の遅延時間を計算し、タイミング制約１２５が満たされる改善対象セル１３１の移動距離の範囲を求める。レイアウト変更手段１１２は、消費電力を削減し、かつ、タイミング制約１２５が満たされる範囲で改善対象セル１３１を移動し、レイアウトを変更する。 （もっと読む）

【課題】本発明は、ＴＡＴを増大させることなく、許容電流量を超過することのないセル配置を実現するセル配置方法を提供することを目的とする。
【解決手段】セル配置プログラムは、ネットリストを構成する各セルの消費電流量を算出し、着目セルについて算出された消費電流量に応じたサイズであり且つ着目セルの実際のサイズよりも大きいサイズの領域を着目セルの周りに確保しながら着目セルをレイアウト平面上に配置し、領域内には着目セル以外のセルが配置されないように他のセルを配置する各段階をコンピュータに実行させることを特徴とする。 （もっと読む）

【課題】従来の設計シミュレーション技術では、効率的にバイパスコンデンサの配置を決定することができなかった。
【解決手段】本発明はバイパスコンデンサの実装位置を決定するにあたり、プリント基板に実装される検査対象部品における２つの端子の間の配線を示すデータを取得し、前記配線の複数の位置にバイパスコンデンサの配置候補を設定し、各配置候補にバイパスコンデンサを配置したそれぞれの状態について、前記２つの端子の間の電圧変動を評価するための評価指標を取得し、各配置候補について取得した評価指標を出力する。 （もっと読む）

【課題】 歩留りを向上できる半導体集積回路装置のレイアウト方法を提供する。
【解決手段】 機能ブロック毎にクリティカルエリア（Ａｃ（Ｒ））の大きさを計算し、機能ブロック毎にＡｃ（Ｒ）の単位面積当たりの大きさを求め（ＳＴ．２）、機能ブロック毎に危険パターンを抽出し、抽出した危険パターンの数を計算し、機能ブロック毎に危険パターンの数を求め（ＳＴ．３）、機能ブロック毎に求めた単位面積当たりのＡｃ（Ｒ）の大きさ、及び危険パターンの数に基いて機能ブロックそれぞれに危険度順位を付与し（ＳＴ．４）、危険度順位が高い機能ブロックから低い機能ブロックにかけて、チップ中央からチップ外周へ、又はショット内安全度が高い部分からショット内安全度が低い部分へ、機能ブロックをレイアウトする（ＳＴ．５）。 （もっと読む）

【課題】コンピュータ支援設計（ＣＡＤ）ソフトウェアのパラレル化を提供する。
【解決手段】コンピュータを備えるコンピュータ支援設計（ＣＡＤ）ソフトウェアのパラレル化を提供するシステムであって、該コンピュータは、該タスクのセットの各タスクをパラレルに実行されるように割り当てることと、該タスクのセットの各タスクを実行することとを行うように構成される、システム。本発明のコンセプトの一局面は、ＰＬＤ ＣＡＤソフトウェアのようなＣＡＤソフトウェアをパラレル化する方法に関する。一実施形態において、本発明に従う方法は、独立性を有するタスクのセットを同定することと、このタスクのセットの各タスクをパラレルに実行されるように割り当てることとを含む。この方法は、このタスクのセットの各タスクを実行することをさらに含む。 （もっと読む）

【課題】スタンダードセルを用いた半導体集積回路の設計において、電源ノイズを引き起こすノイズ源の値が大きなセルに隣接してバイパスコンデンサを配置する。
【解決手段】集積回路の領域をメッシュ状に分割して均等にバイパスコンデンサを配置し、自動配置を行った後、ノイズ源の値が大きいセルを抽出し、抽出されたセルと同じメッシュ内に存在するバイパスコンデンサまでの距離と、該セルの周囲に最も近い空き領域まで距離とを比較して、空き領域までの距離が小さいときは該空き領域にバイパスコンデンサを移動する。 （もっと読む）

【課題】一度配置した大規模セルを極力動かさず、その周辺の配線混雑を特定し、電源配線形状の変更により大規模セル周辺に配線領域を割り当て配線性を改善する。
【解決手段】大規模セルを配置した電源配線後に、半導体チップ全面の概略配線経路を求める概略配線工程と、取得した概略配線経路を基に詳細配線経路を求める詳細配線工程を有し、概略配線工程で取得した混雑度および詳細配線工程で取得した配線短絡箇所の有無や不適切な配線などの配線違反数を大規模セル周辺の必要領域内で評価し、評価結果を基に電源配線を形状変更して、大規模セル周辺に配線領域を割り当て、配線性を改善する。 （もっと読む）

【課題】本発明は、固定形状を持つＬＳＩブロックについても、その配置位置を指定できるようになるＬＳＩのフロアプランを決定できるようにするＬＳＩフロアプラン決定装置の提供を目的とする。
【解決手段】ＬＳＩのフロアプランとなるＬＳＩブロックの配置関係をツリー構造で記述する配置関係記述文の初期解を入力あるいは生成する手段と、配置関係記述文を操作し、その操作による配置関係記述文の規定するＬＳＩのフロアプランでは固定形状のＬＳＩブロックが配置不可能である場合には、その配置が可能となるようにと、その固定形状ＬＳＩブロックを１つ又は複数の他のＬＳＩブロックとマージしてそこにパッキングし、その評価を求めて、それに従って配置関係記述文を変更するのか否かを決定することを繰り返していくことで、ＬＳＩのフロアプランを決定する手段とを備えるように構成する。 （もっと読む）

【課題】従来のセル配置方法は、対象となる全てのセルに対して相対的位置関係の情報を予め与えることが必要である。また、仮配置の結果を見て、セルの相対位置情報を修正する必要があるために手間がかかる。このため、配置結果を得るまでに時間を要するという課題があった。
【解決手段】外部から指定した特定の種類のセル、あるいは特定の条件を満たすセルを抽出し、それらの特定のセルを先に配置するか、あるいは配置位置を指示して配置位置を限定し、その後に残りのセルを一般的な配置アルゴリズムを用いて配置する。 （もっと読む）

【課題】マルチパッキングツリー（MPT）マクロ配置器を提供する。
【解決手段】MPTマクロ配置器は、LEF/DEFフォーマットで入力ファイルを読み取る工程と、Kレベルマルチパッキング二分木を生成する工程と、パッキング結果に基づき、マルチパッキングツリーを最適化する工程と、DEFフォーマットで出力ファイルを生成する工程と、からなる。Kレベルマルチパッキング二分木は、それぞれが一レベルに対応するKブランチノードと、ノードの一つに対応し、一群のマクロを有するK+1パッキングサブツリーと、からなる。 （もっと読む）

【課題】本発明は、レイアウト方法、ＣＡＤ装置、プログラム及び記憶媒体に関し、素子のレイアウト時に素子のＥＭルールの違反によるレイアウトの作業工数の増大を防止し、ＴＡＴの増大を防止することを目的とする。
【解決手段】回路のレイアウト設計において、回路のシミュレーションを行うシミュレーションステップと、回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定する指定ステップと、素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション（ＥＭ）ルールを満足するように自動的に作成して完成するレイアウト合成ステップとを含むように構成する。 （もっと読む）

【課題】部品内蔵ＰＣＢ設計を効率的に行うＣＡＤシステム、多層ＰＣＢ設計方法、およびＣＡＤプログラムを提供する。
【解決手段】画像表示装置１００は、情報を処理する演算装置５と情報を記憶する記憶部６を含む本体１と、画像表示部２とを有し、演算装置５により記憶部６と画像表示部２が制御されている。部品情報ＤＢ６１、および基板情報ＤＢ６０に内層配置可能かどうかを判断するための情報を記憶しておくことにより、画像表示装置１００を操作する際に操作者が内層配置可能な層を自ら意識、判断することなく配置可能となり、ＰＣＢレイアウト設計の効率化を図れるとともに、内層不可能な部品を誤って内層配置してしまう等の設計ミスを防ぐことが可能となる。 （もっと読む）

【課題】 ３次元配置の半導体装置に対して３次元空間的な自由度を最大限に活かした設計支援を行うことが可能な半導体装置設計支援装置等を提供する。
【解決手段】 所定の平面上に初期配置されるチップを有する半導体装置の設計を支援する半導体装置設計支援装置１は、前記各チップが有する論理回路の配列方向に沿った平面の関係が、同一平面及び平行関係という制限から解除されて、前記平面上を超えて３次元空間内で前記チップの配置を変更処理可能なチップ配置変更処理部７を備える。 （もっと読む）

【課題】多電源半導体集積回路において異電源間を跨ぐ信号のスルーやタイミングエラー発生を防止する最適な論理セル配置アルゴリズムを提供する。
【解決手段】レイアウト設計において、異電源間を跨ぐインターフェイス信号の許容接続関係を定義する工程２０１と、各電源領域情報とセル接続情報を元に異電源間のインターフェイス信号を抽出し、異電源間のインターフェイス信号の接続関係が１対１になるように回路最適化を行う工程２０２と、論理セル配置工程２０３と、異電源間のインターフェイス信号の論理セルが正しい電源領域に配置されたかを検証する工程２０４と、配置合成工程２０５と、配線前のタイミング及びスルー確認工程２０６と、配置修正工程２０７と、配線工程２０８とを実施することで、論理情報だけでなく物理情報も考慮した異電源間の検証を可能にする。 （もっと読む）

【課題】容易かつ高い効率での部品配置の設計を可能とする部品配置設計支援装置、部品配置設計支援方法及びプログラムを提供する。
【解決手段】入力部１から図形領域発生部６が発生させる図形領域に関する条件を設計者が入力する。図形領域発生部６が貫通穴を介してリードを部品面側から半田面側に突出させて半田付けされる挿入部品、及び半田面に装着される表面実装部品の配置内容を含むデータに対し、挿入部品のリードの位置を内包する複数の図形領域を擬似的に発生させる。合成領域発生部７が複数の図形領域のうちで重なり合うものが存在する場合に、当該重なり合う図形領域同士を合成して擬似的に合成領域を発生させる。領域干渉判定部９が表面実装部品の配置と図形領域及び合成領域との位置関係に基づいて、修正すべき表面実装部品の配置があるか否かを判定する。そして、表示部４が領域干渉判定部９による判定結果を表示する。 （もっと読む）

【課題】基板電位と異なる電位が与えられるウェルを有する半導体集積回路のレイアウト設計において、設計時間（ＴＡＴ）を短縮させる。
【解決手段】第１導電型の半導体基板上に配置される第１のセルパターン、及び第２導電型のディープウェルを有する第２のセルパターンを準備し、前記第１のセルパターンを第１の回路配置領域に配置し、前記第２のセルパターンを前記第１の回路配置領域とは異なる基板電位が与えられる第２の回路配置領域に配置することを特徴とする半導体集積回路のレイアウト設計方法である。これにより、チップ設計時におけるＴＡＴを短縮することができる。 （もっと読む）

【課題】ノイズによる誤動作を防止するために必要な量のデカップリング容量を確実に配置することができ、機能セルの配置後にデカップリング容量が不足して、機能セルの再配置を行う必要が生じる虞がない集積回路のレイアウト方法及びコンピュータプログラムを提供する。
【解決手段】予め各機能セル毎に必要なデカップリング容量の値を算出し（Ｓ２６）、機能セル及び算出した値のデカップリング容量の配置に必要な配置領域を有する仮想セルを作成し（Ｓ２８）、仮想セルをチップ内に配置し（Ｓ３０）、その後に仮想セルの配置領域にデカップリング容量セルを配置する（Ｓ３１）。 （もっと読む）

【課題】レイアウト工程におけるセルの配置配線後に電源電圧降下の検証をし、不具合箇所について容量セルを配置するのは工程が複雑化する。セルの配置配線後では、タイミングを考慮した基本セルの配置変更は困難である。
【解決手段】クロック系セルを除く基本セルの配置後において、基本セルの配置位置と動作周波数とに基づいて電源電圧降下の発生しやすい電圧降下領域を推測するステップと、推測された電圧降下領域において基本セルの再配置を行うステップとを含む半導体集積回路のレイアウト方法である。電源電圧降下の発生しやすい領域を事前に推測し、その領域内の論理セルを再配置することで、電源電圧降下をセルの配置・配線以前にあらかじめ抑制するものである。論理セル配置工程において電源電圧降下を発生させないレイアウト設計が可能である。 （もっと読む）