【課題】デジタル信号処理システムにおいてデータを転送する技術を提供する。
【解決手段】一例では、デジタル信号処理システムは、メモリアクセスコントローラにそれぞれ接続され、メモリデバイスからデータを読み取り、データにおいて１つ以上の動作を実行し、データをメモリデバイスに書き込むようにそれぞれ構成された複数のハードウェア周辺装置を有する。ハードウェア周辺装置を共に配線結合することを回避するため、且つ、構成可能なデジタル信号処理システムを提供するため、マルチスレッドのプロセッサは、ハードウェア周辺装置とメモリとの間のデータの転送を制御する。各プロセッサのスレッドは、メモリアクセスチャネルに割り当てられ、スレッドは、イベントの発生を検出し、これに応じて、選択されたハードウェア周辺装置がそのメモリアクセスチャネルを介してメモリデバイスからデータを読み取ること又はメモリデバイスにデータを書き込むことを可能にするように、メモリアクセスコントローラを制御するように構成される。 （もっと読む）

【課題】ＲＡＭへのアクセス競合が発生した場合であっても、両アクセスを有効なものとして応答可能なＲＡＭ記憶装置を提供する。
【解決手段】
制御信号に応じてクロック信号による１のサイクル内において２つのインターフェースのうちの一方に到来したアクセスをＲＡＭに供給する選択部と、当該制御信号に応じて当該インターフェースのうちの他方に到来したアクセスを少なくとも当該１のサイクルに続く次のサイクルまで記憶する記憶部と、を含み、当該選択部は、当該次のサイクル以降において当該記憶部に記憶されているアクセスを当該ＲＡＭに供給する。 （もっと読む）

【課題】第１および第２のポートを有するデュアルポートメモリを提供する。
【解決手段】デュアルポートメモリは、単一ポートメモリ要素のアレイ２２と、アレイに連結されており、かつアレイからデータを読み取り、アレイにデータを書き込むように動作可能である制御回路３０と、第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器６０−Ａと、第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器６０−Ｂと、制御回路、並びに第１および第２の要求生成器に連結されている仲裁回路６４とを含み、仲裁回路は、同期モードで動作可能であり、同期モードにおいて、第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される。 （もっと読む）

【課題】信号線やチップのピン数等の増加を抑制して必要なメモリ帯域を確保する。
【解決手段】複数のメモリには、メモリ毎に独立してデータバスが接続される。また、複数のメモリには、メモリ毎に独立して選択信号線が接続される。コマンド信号線は、複数のメモリの間で共有して接続される。制御部は、複数のメモリのうちの少なくとも２つのメモリに対するバスマスタからのアクセス要求が出力された場合に、当該アクセス要求に応じたコマンドがコマンド信号線において重複して発行されないようにコマンド制御を行う。 （もっと読む）

【課題】実行中のＤＭＡ転送の転送速度要求を満たしつつ、ＤＭＡ転送とアクセス先が競合するマスタのアクセスを実行可能にする。
【解決手段】本発明に係るデータ転送制御装置１１０は、ＣＰＵ１０１及び第１のＤＭＡＣ１０２からの要求に従い、第１の記憶装置１０７へアクセスする第１のＩＦ１０５と、第１のＤＭＡＣ１０２からの要求に従い、第２の記憶装置１０８へアクセスする第２のＩＦ１０６と、第２のＩＦ１０６が第２の記憶装置１０８にアクセスを開始してからの経過時間をカウントするカウンタ１０９とを備える。第１のＩＦ１０５は、連続転送動作中に、ＣＰＵ１０１から第１の記憶装置１０７へのアクセス要求を受けた場合において、経過時間が基準値以下の場合、ＣＰＵ１０１から第１の記憶装置１０７へのアクセスを許可する。 （もっと読む）

【課題】ページミスを発生させるアクセス要求よりも他のアクセス要求を優先させて、レイテンシーを低減させる。
【解決手段】調停回路は、アクセス要求を受け付けた場合、当該アクセス要求が、当該アクセス要求よりも前にメモリーコントローラーに出力した他のアクセス要求であって処理が終了していないアクセス要求と、ページミスを発生させないかどうかを判定する。当該アクセス要求がページミスを発生させる場合は、当該アクセス要求の出力を所定期間停止させ、その後のページミスを発生させないアクセス要求を、優先的に出力する。 （もっと読む）

【課題】第１のチップで処理されたデータがバス及び第２のチップを経由してＤＲＡＭに転送される場合に、第１のチップで処理されたデータと第２のチップで処理されたデータとのアクセス競合を防止する。
【解決手段】デコーダ５３は第１のチップ７で調停されてバス１５及び第２のチップ９を経由してＤＲＡＭ１１に転送されるデータに対して、第２のチップ９上の配線６１，６３，６５の中でそのデータに割り当てられている優先度に対応する配線を選択する。第２の調停部(調停部３３ｃ〜３３ｇ)は第１のチップ７で処理されたデータ及び第２のチップ９で処理されたデータの中で、同じ優先度が割り当てられているデータどうしのアクセスが競合すれば調停をし、かつ、異なる優先度が割り当てられているデータどうしのアクセスが競合すれば調停をする。 （もっと読む）

【課題】マルチチャネルメモリデバイス、及び、マルチチャネルデバイスの１つ又は複数のチャネルを選択する方法を提供する。
【解決手段】メモリデバイスに組み込まれたスイッチインターフェース（ＳＩ）レジスタ１４７は、複数のインターフェースの特権レベルを管理する。ＳＩレジスタ１４７は、インターフェースに帰する特権レベルに関係なく、複数のインターフェースを介してアクセス可能であってもよい。ステータスレジスタ１４９はステートマシーンビジービットを含み、デュアルチャネルメモリにおいて、どちらかのインターフェースは、ステータスレジスタ１４９をいつでも読み出してもよく、一方では、メモリアレイ１４３にアクセスする比較的高い特権レベルを有するインターフェースのみが、ステータスレジスタ１４９に書き込んでもよい。 （もっと読む）

【課題】メモリコントローラは、ＱｏＳパラメータに対する強調を少なくさせるとともに、メモリコントローラパイプラインを通じてオペレーションが流れるのでメモリバンド幅の最適化に対する強調を増加させる。
【解決手段】一実施例においてメモリコントローラはマルチポートを含む。各ポートは異なるタイプのトラフィック専用である。一実施例においてサービスの質（ＱｏＳ）パラメータがトラフィックタイプのために定義され、各トラフィックタイプは異なるＱｏＳパラメータ定義を有する。メモリコントローラは、ＱｏＳパラメータに基づき異なるポートで受信したオペレーションをスケジューリングするよう構成される。一実施例において、サイドバンド要求を介して及び／又はオペレーションのエイジングを介してより高いＱｏＳパラメータを有するその後のオペレーションが受信されるとき、メモリコントローラはＱｏＳパラメータのアップグレードをサポートする。 （もっと読む）

【課題】メインメモリに記憶されるデータを使用するソフトウェアを実行するように設定された、多重のプロセシングコアを含むマルチプロセッサシステムにおける共用資源の効率的使用のための方法及びシステムを提供する。
【解決手段】マルチプロセッサシステム１０は、プロセッサコア２００と外部メモリ５００間を接続し、多重のプロセッサコア２００による使用のため、データを外部メモリ５００から事前に取得するように設定された、データストリーミングユニット２０００を含む。マルチプロセッサシステム１０は、プロセッサコア２００に接続し、そして、多重のプロセッサコア２００のために、２つ以上のプロセッサコア２００に同時に１つの所与のデータアイテムにアクセスさせる、ソフトウェアの選択された部分を実行するように設定される、スクラッチパッドプロセスユニット１０００を含む。 （もっと読む）

【課題】２つのＣＰＵがデュアルポートＲＡＭに同じタイミングで読出し又は書込みを行う場合に、データ信号を正しく読出すこと。
【解決手段】信号制御装置４は、第１及び第２のＣＰＵがデュアルポートＲＡＭ５に書き込むアドレスの衝突を検出するアドレス衝突検出部１４を備える。また、アドレスの衝突が検出された場合に、デュアルポートＲＡＭ５に書込みを行う第１又は第２のＣＰＵのいずれかに設けられたバッファメモリに、衝突したアドレスから読出したデータ信号を保存する制御を行う制御部１３を備える。また、第１及び第２のＣＰＵの読出し可能状態又は書込み可能状態に応じて、データ信号の読出し元であるレジスタ又はバッファメモリを切替えて、読出し可能状態となるＣＰＵに読出した前記データ信号を出力するマルチプレクサ１５ａ，１５ｂを備える。 （もっと読む）

【課題】複数のプロセッサが共有リソースにアクセスする際の調停頻度を、キャッシュやバッファを抑制するアクセス管理装置、情報処理装置及びアクセス管理方法を提供すること。
【解決手段】複数のプロセッサ１１から要求された共通のリソース１６へのアクセス要求を制御するアクセス管理装置１００であって、複数のプロセッサ１１から受け付けたリードアクセスの複数のアドレスを比較するアドレス比較手段１３と、複数のアドレスのうち一致したアドレスのデータをリソース１６からリードするデータリード手段１４と、データリード手段１４がリードしたデータを、一致した複数のアドレスを出力した複数のプロセッサ１１に同じタイミングで出力するデータ出力手段１５と、を有することを特徴とする。 （もっと読む）

【課題】複数のポートを備え、各ポートからの同時アクセスを行うこと。
【解決手段】複数の単位領域に分割され、前記複数の単位領域は夫々個別にアクセスを受ける不揮発性のメモリセルアレイ１０と、アクセスコマンドの入力を夫々受け付ける複数のポートと、アクセスコマンドに基づいて前記メモリセルアレイに夫々個別にアクセスするポート毎に備えられる複数の処理系１１と、複数の処理系１１の夫々が受け付けたアクセスコマンドに含まれるアクセス先アドレスを相互に比較することによってアクセス先の単位領域が複数の処理系１１間で競合しているか否かを判定する競合判定を実行する競合判定部１２と、を備え、複数の処理系１１の夫々は、競合判定部１２による競合判定結果が競合ありであるとき、アクセスの開始を待機し、競合判定結果が競合なしであるとき、アクセスを開始する。 （もっと読む）

【課題】ホストからのデータの書き込みの要求に対する応答速度を著しく低下させることなく、追記方式におけるガベージコレクションを行うことが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、追記方式によって、ホストから論理アドレスが指定されたデータの書き込みの要求に応じて、半導体記憶チップに対してデータの書き込みを行ない、コンパクションにより、半導体記憶チップに対して有効データの書き込みを行なう。半導体記憶装置は、ホストからの要求に応じた書き込みの頻度とコンパクションにおける書き込みの頻度とを、予め設定された割合に応じて調整する。 （もっと読む）

【課題】優先順位が上位のモジュールの連続するメモリーアクセスの間に、優先順位が
下位のモジュールのメモリーアクセスが可能な優先制御方式において、上位のモジュール
の処理をより高速化する。
【解決手段】電子機器は、メモリーと、メモリーへのアクセス要求を１回受け付けた場
合に、当該アクセス要求のアクセス要求元の優先順位を最下位に設定し、次に受け付ける
アクセス要求を選択する優先制御により、メモリーへのアクセスを行うメモリー制御回路
と、メモリー制御回路のポートに接続され、アクセス要求を送る複数のモジュールと、を
備える。ここで、複数のモジュールのうち少なくとも１つの第１モジュールは、メモリー
制御回路の２つのポートに接続され、他のモジュールはそれぞれ１つのポートに接続され
ている。 （もっと読む）

【課題】メモリアクセス装置の各ポートのキャッシュ装置とメモリとの間で、各ポートの命令のリクエストの調停を行うメモリアクセス処理装置で、調停が混雑している場合に、メモリアクセスを最適化して、メモリアクセス効率を向上できるようにする。
【解決手段】調停制御部４は混雑判定部８を有し、混雑判定部８により調停の混雑が判定される。命令発行制御装置３ａ〜３ｄでは、調停が混雑している場合には、ストア命令をバッファに退避させ、ロード命令がストア命令を追い越すように制御している。このように、調停が混雑している場合には、ロード命令をストア命令に優先させるように、命令のリクエストの出力順を変更することで、メモリアクセスの最適化を図ることができる。 （もっと読む）

本開示は、一般に、メモリベースのスケジューリングを用いて、コンピュータシステムを動作させるためのシステム、方法、およびデバイスを説明する。このコンピュータシステムは、アプリケーションプログラム、およびメモリバンクと通信しているメモリコントローラのうちの１つまたは複数を含むことが可能である。このメモリコントローラは、要求をスケジューリングするためのスケジューラを含むことが可能である。このアプリケーションプログラムは、複数のスケジューリングアルゴリズムから、要求をスケジューリングするためのスケジューリングアルゴリズムを選択することが可能である。このアプリケーションプログラムは、選択されたスケジューリングアルゴリズムを使用して、要求をスケジューリングするようにスケジューラに命令することが可能である。
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【課題】デュアルポートメモリのディジタルデータ領域に対する高速アクセスと、アナログデータ領域に対するアクセスとを両立させ、大容量のメモリを不要としてコストの低減を可能にする。
【解決手段】ディジタルデータ領域とアナログデータ領域とを備えたデュアルポートメモリのアクセス方法であって、ディジタルデータ領域に、第１の通信装置としてのマスタ通信装置３０が一定周期でアクセスしてディジタルデータを更新可能としたデュアルポートメモリ２０のアクセス方法において、第２の通信装置としてのユーザＩ／Ｆ１０からメモリ２０にアクセス権取得のコマンドを送信した際にマスタ通信装置３０がアクセスしていない限りユーザＩ／Ｆ１０によるアナログデータ領域へのアクセスを許可すると共に、ユーザＩ／Ｆ１０からメモリ２０にアクセス権放棄のコマンドを送信してマスタ通信装置３０によるアナログデータ領域へのアクセスを可能にした。 （もっと読む）

【課題】マルチバンクアクセスをより多く発生させて、メモリーアクセス効率を向上させる。
【解決手段】メモリーコントローラー１３３は、マスター（１〜Ｍ）からのＳＤＲＡＭ１４０へのアクセス要求を受け付け、当該アクセス要求に含まれるアドレスを構成するビットのうち、予め設定されたビット位置のビットが示すバンクアドレスに対応するバンクにアクセスするアクセス手段を有する。また、上記のビット位置を再設定する設定手段を有する。また、設定手段により上記のビット位置を変更し、変更後の各変更ビット位置において、バンクごとに、アクセス手段によりアクセスされたアクセス頻度を記録する統計手段を有する。ここで、設定手段は、各バンクに対するアクセス頻度に基づいて１つの変更ビット位置を選択し、ビット位置として再設定する。 （もっと読む）

【課題】複数のプロセッサを有する画像処理装置において、各プロセッサのプログラム実行に必要なメモリ容量を削減することのできる画像処理装置を提供する。
【解決手段】ＲＯＭローダ２はＣＰＵコア４Ａ、４Ｂの実行用プログラムをプログラムＲＯＭ１から読み出してデュアルポートメモリ３Ａ、３Ｂに格納し、ＣＰＵコア４Ａ、４Ｂは、デュアルポートメモリ３Ａ、３Ｂに格納されたプログラムを実行する。描画エンジン６はプログラムＲＯＭ１に格納された画像データを直接読み出して伸張処理を行う。 （もっと読む）