【課題】特殊な記録動作や特殊な再生動作への対応を容易とすること。
【解決手段】半導体集積回路は、再生ＥＣＣ回路１８と記録ＥＣＣ回路１７とホストインターフェース回路１９とメモリ制御回路２０を具備して、メモリ制御回路２０は調停回路２００とカウント回路２０２を含む。事前設定の優先順位で調停回路２００は、ＥＣＣアクセスをホスト機器２とのホストインターフェースのアクセスより高い優先順位で調停する。カウント回路２０２はＥＣＣリクエストの出力回数をカウントして、カウント出力回数が動作モードの所定の出力回数と一致すると、カウント回路２０２はカウント終了信号を生成する。調停回路２００では優先順位の切り替えが実行され、ＥＣＣよりもホストを高い優先順位で調停される。所定の出力回数は、１個のＥＣＣブロック又はその整数倍のデータに関係して半導体メモリ２２のアクセスに必要なＥＣＣアクセスリクエストの出力回数に対応する。 （もっと読む）

【課題】ページミスを発生させるアクセス要求よりも他のアクセス要求を優先させて、レイテンシーを低減させる。
【解決手段】調停回路は、アクセス要求を受け付けた場合、当該アクセス要求が、当該アクセス要求よりも前にメモリーコントローラーに出力した他のアクセス要求であって処理が終了していないアクセス要求と、ページミスを発生させないかどうかを判定する。当該アクセス要求がページミスを発生させる場合は、当該アクセス要求の出力を所定期間停止させ、その後のページミスを発生させないアクセス要求を、優先的に出力する。 （もっと読む）

【課題】メモリコントローラは、ＱｏＳパラメータに対する強調を少なくさせるとともに、メモリコントローラパイプラインを通じてオペレーションが流れるのでメモリバンド幅の最適化に対する強調を増加させる。
【解決手段】一実施例においてメモリコントローラはマルチポートを含む。各ポートは異なるタイプのトラフィック専用である。一実施例においてサービスの質（ＱｏＳ）パラメータがトラフィックタイプのために定義され、各トラフィックタイプは異なるＱｏＳパラメータ定義を有する。メモリコントローラは、ＱｏＳパラメータに基づき異なるポートで受信したオペレーションをスケジューリングするよう構成される。一実施例において、サイドバンド要求を介して及び／又はオペレーションのエイジングを介してより高いＱｏＳパラメータを有するその後のオペレーションが受信されるとき、メモリコントローラはＱｏＳパラメータのアップグレードをサポートする。 （もっと読む）

【課題】マイグレーション時に生じるＩ／Ｏデバイスからのメモリ変更に依る再コピーを仮想計算機環境に依らずに防止する。
【解決手段】第一の計算機１０ａと第二の計算機１０ｂが第一のスイッチ２０ａおよび第二のスイッチ２０ｂを経由して複数のＩ／Ｏデバイス３０ａ，３０ｂに接続されている計算機システムであって、第一のスイッチ２０ａのメモリコピー制御部２０１ａが、実行するメモリのコピー情報を、コピー中領域情報と、複製領域情報として第二のスイッチ２０ｂに通知し、第二のスイッチの複製制御部２０２ｂは、Ｉ／Ｏデバイス３０ｂからデータを受信した際に、通知されたコピー中領域情報と複製領域情報に基づき、自律的にトランザクションの転送・複製・保留を行う。 （もっと読む）

【課題】親プロセッサアドレス変換をメディアプロセッサのアドレス変換に整合させ、複数のメディアプロセッサに別々の変換テーブル情報によって同時共有メモリアクセスを与えるための方法および装置を提供する。
【解決手段】所定メディアアプリケーションに対するページディレクトリは、メディアアプリケーションが親プロセッサおよびメディアプロセッサ上で実行されるメディアアプリケーションによって共有されるべきメモリを割り当てる場合にメディアプロセッサのページディレクトリにコピーされる。 （もっと読む）

グラフアクセスデバイスおよびブロックアクセスデバイスは、両デバイス間で共有されたメモリプールに同時にアクセスすることが出来る。メモリプールは、単一の論理メモリとしてアクセスされる１または複数のメモリアレイを備えていてもよい。ブロックアクセスデバイスは、メモリブロックの平面アレイとしてのメモリプールにアクセスし、グラフアクセスデバイスは、階層ファイルシステムとしてのメモリプールにアクセスする。同時アクセスは、メモリプールへのアクセス中にブロックアクセスデバイスによって行われた１または複数のメモリブロックアクセス動作を監視することにより実現される。このブロックアクセス動作は、メモリプールを階層ファイルシステムにマッピングする複数のポインタを含むグラフデータ構造に変換される。プロセッサは、メモリプールへのアクセスを制御し、グラフデータ構造に従って、グラフアクセスデバイスがブロックアクセスデバイスと同時にメモリプールにアクセスすることを許可するように構成されている。
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【課題】メモリ装置をアクセスする複数のマスタに対して、必要なデータを円滑に転送する。
【解決手段】情報処理システムは、メモリ装置（ＭＥＭ０）と、上記メモリの動作を制御可能なメモリ制御装置（ＳＬ０）と、それぞれ上記メモリ制御装置を介して上記メモリ装置へアクセス可能な複数のバスマスタ（ＭＳ０〜ＭＳ３）とを含む。上記メモリ制御装置は、上記バスマスタからのアクセス要求を保持可能なバッファを含み、上記バッファの利用権を上記バスマスタ毎に設定可能である。 （もっと読む）

【課題】プロセッサの内蔵メモリに対して、小規模で常に優先かつ高速なメモリへのデータ入出力機構を実現する。
【解決手段】命令をパイプライン処理するプロセッサと、プロセッサに内蔵するメモリと、メモリに対し高い優先度でアクセスをする入出力制御手段からなる情報処理装置において、メモリアクセス調停方法は、プロセッサと入出力制御手段のメモリへのアクセスが競合した場合に、プロセッサに供給するクロックをウェイトさせるステップ（Ｓ５１２）と、入出力制御手段のメモリへのアクセスを実行するステップ（Ｓ５０６）と、入出力制御手段のメモリへのアクセス終了後にプロセッサのクロックウェイトを解除し、プロセッサのメモリへのアクセスを実行するステップ（Ｓ５０７、Ｓ５１１）からなる。 （もっと読む）

【課題】マルチプロセッサ間の完全な相互アクセスを実現し、マルチプロセッサがアドレス空間、周辺制御装置及びメモリを共有し、拡張性を向上し、システムの性能を大幅に向上させる。
【解決手段】本発明は、独立したブートメモリと、独立したアドレスマッピングモジュールとを、各プロセッサに割り当て、いずれか１つのプロセッサが起動した後、アドレスマッピングモジュールにより、複数のプロセッサ間の相互アクセスを実現する、マルチプロセッサの完全な相互アクセス方法及びシステムを開示する。 （もっと読む）

【解決手段】
階層的メモリ要求ストリームアービトレーション技術は、多重メモリ要求ソース（２０４，２０６，２０８，２１６）からのコヒーレントメモリ要求ストリームをまとめ、そしてまとめられたコヒーレントメモリ要求ストリームを非コヒーレントメモリ要求ストリームからの要求と共にアービトレートする。本発明の少なくとも１つの実施形態においては、複数のメモリ要求ストリームからまとめられたメモリ要求ストリーム（３１６）を生成する方法は、コヒーレントメモリ要求を第１のシリアルメモリ要求ストリームへまとめることを含む。方法は、まとめられたメモリ要求ストリーム内での配置のためにメモリ要求を少なくとも第１のシリアルメモリ要求ストリーム及びまとめられた非コヒーレントメモリ要求ストリームからメモリ制御器回路（２１３，３０２）によって選択することを含む。まとめられた非コヒーレントメモリ要求ストリームは、まとめられたメモリ要求ストリーム内での配置のために選択された前回のメモリ要求の標識（３３４）に少なくとも部分的に基いている。 （もっと読む）

【課題】第２のプロセッサに関連付けられたメモリに第１のプロセッサがアクセスすることを可能にするための方法を提供すること。
【解決手段】この方法は、第１のプロセッサから、ＮＵＭＡデバイスのためのＭＭＩＯアパーチャを含む第１のアドレスマップを受け取るステップと、第２のプロセッサから、ハードウェアデバイスのためのＭＭＩＯアパーチャを含む第２のアドレスマップを受け取るステップと、第１のアドレスマップと第２のアドレスマップを組み合わせることによってグローバルアドレスマップを生成するステップと、第１のプロセッサからＮＵＭＡデバイスに送られたアクセス要求を受け取るステップと、第１のアクセス要求と変換テーブルとに基づいて、メモリアクセス要求を生成するステップと、グローバルアドレスマップに基づいて、メモリアクセス要求をメモリにルーティングするステップとを含む。 （もっと読む）

【課題】 記憶装置から読み出す１バイトデータの、受側ＣＰＵの受信レジスタにおけるビットずれを解消する。
【解決手段】 記憶装置にデータを書き込むときはダミービット，スタートビット，制御コードビットおよびアドレスデータビットをこの順でシリアル配列し２バイトの制御データとし、シリアル配列の先頭から１バイトのビット群ごとに送信レジスタに格納し送信ポートを介して記憶装置に同期クロック信号と共にシリアル送信し、該制御データに続けて１バイトの送信データを送信レジスタに格納し記憶装置に同期クロック信号と共にシリアル送信する。記憶装置からデータを読み出すときには前記２バイトの制御データの先頭のダミービットを１ビット少なくし、代わりにアドレスデータの末尾ビットＡ０の次に１ビットのダミービットを付加して、このダミービットを第２バイトの最後尾とする。 （もっと読む）

【課題】不揮発性メモリを複数のマスタで共有するシステムにおいて、不揮発性メモリに格納される管理情報をソフトウェアにより更新できる情報処理装置を実現する。
【解決手段】不揮発性メモリ１３には、第１メモリアドレス空間に割り当てられた第１不揮発性メモリを選択するためのチップセレクト信号と第２メモリアドレス空間に割り当てられた第２不揮発性メモリを選択するためのチップセレクト信号との論理和出力が接続されている。第１メモリアドレス空間には各マスタに対応するリージョンと管理情報を格納するためのリージョンとが定義され、リージョン毎にアクセス可能なマスタが規定されている。一方、第２メモリアドレス空間に対するアクセスはＣＰＵのみに許可されている。ＣＰＵは、第２のメモリアドレス空間を利用することにより、他のマスタまたは管理情報に対応するリージョンをアクセスすることができる。 （もっと読む）

【課題】小刻みなデータ転送の多発を防止して、データ転送効率を改善できるデータ転送装置を提供する。
【解決手段】データ転送装置（１０００）において、転送先デバイス（１２）は転送元デバイス（１１）にデータ（Ｄ）とアドレス（Ａ）が多重されたバス（２００）で接続され、メモリ（１３）は転送先デバイス（１２）に接続されて転送元デバイス（１１）から転送されたデータ（ＡＤ）を格納し、転送元デバイス（１１）は、転送先デバイス（１２）のデータ受信状況に応じてメモリ（１３）対するデータ（ＡＤ）の転送を制御する。 （もっと読む）

内部制御を実施するインターコネクト装置を提供する。本発明は、内部制御を実施するインターコネクト装置を有する集積回路に一般的に関連する方法、装置、及びシステムを説明する。インターコネクト装置は、トランザクション順序付けを維持しながら複数のターゲットへの未処理トランザクションをサポートするためにトランザクション経路順序を維持し、要求経路順序を維持し、応答経路順序を維持し、制約されないバースト・サイズで集合ターゲット内のチャネルをインタリーブし、集合ターゲット内のチャネルと、１つ又はそれよりも多くの集合ターゲット上へのアドレス領域のマッピングとのための設定可能なパラメータを有し、個々のトランザクション内のデータ・アドレス・シーケンスが集合ターゲット内のインタリーブされたチャネル・アドレス境界と交差するその個々のトランザクションを分断し、分断される部分の２以上がそれらの２Ｄバースト属性を保持するように、集合ターゲット内のチャネルに向かうチャネル境界と交差する個々の２次元（２Ｄ）トランザクションを分断し、並びに多くの他の内部制御を実施することができる。
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【課題】 トランザクション・プロトコルおよび共用メモリを使用するホスト・システム間の通信のためのシステムおよび方法を提供することにある。
【解決手段】 少なくとも１つのエンドポイントが少なくとも２つのホスト・システムの共用メモリ内にアドレス範囲を有するように、通信ファブリック内の発見プロセスに基づいて共用メモリが初期設定される。ホスト・システムの共用メモリを使用して同じかまたは異なるホスト・システムのルート複合体とエンドポイントとの間で通信するために、トランザクション指向プロトコルを確立することができる。このトランザクション指向プロトコルは、データをプッシュまたはプルするために、様々なエレメント、たとえば、ルート複合体またはエンドポイントによって実行すべき一連のトランザクションを指定する。プッシュ・トランザクションとプル・トランザクションの様々な組み合わせを使用することができる。 （もっと読む）

複数の共有制御及びステータスレジスタと、これらの共有制御及びステータスレジスタの現在の値の可読性を提供するよう構成されるマルチプレクサとを用いることによって、固定アドレス空間デバイスのための信号／レジスタ密度を改善する装置、方法及びシステムが提供される。
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【課題】汎用のチップセット及びメモリを用いた場合でもＣＰＵとカスタムハードウェアとでメモリを共有化することができるメモリ共有化装置を提供する。
【解決手段】ＣＰＵ１２と、カスタムハードウェア１６と、ＣＰＵ１２用のＲＯＭ２２と、これらを相互接続する汎用のＣＰＵチップセット１４と、を備え、ＲＯＭ２２をＣＰＵ１２とカスタムハードウェア１６とで共有するメモリ共有化装置１０であって、ＣＰＵチップセット１４とＲＯＭ２２との間に接続され、ＣＰＵ１２及びカスタムハードウェア１６からのＲＯＭ２２に対するアクセスを調停する調停手段であって、カスタムハードウェア１６に対してＲＯＭ２２に対するアクセスが許可されている状態で、ＣＰＵ１２からＲＯＭ２２の所定アドレスに対するアクセスが要求された場合に、再度所定アドレスにアクセスさせるための相対ゼロジャンプ命令をＣＰＵ１２に対して送信するＲＯＭアービタ２０を備えた。 （もっと読む）

【課題】 マルチCPUシステムにおいて、それぞれのCPUからみたときのI/O装置のアドレスは共通であってメモリアドレスを主記憶メモリの任意のアドレスに設定できる情報処理装置を提供する。
【解決手段】 複数の演算部でアドレスバスおよび主記憶メモリを共有する情報処理装置で、各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を取得して各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられているアドレスを示す実アドレス情報に再変換する。 （もっと読む）

【課題】メモリなどへのアクセス処理にオーバーヘッドが生じる場合がある。
【解決手段】リクエスタはトークンを取得してからメモリコントローラへアクセス要求を発行する。発行されたアクセス要求はメモリコントローラにおけるコマンドキューに蓄積される。コマンドキューにおけるアクセス要求の蓄積量が第１のしきい値以下であるレベル０のとき（Ｓ１０のＹ）、バス帯域の２００％に相当するレートでトークンを生成する（Ｓ１２）。蓄積量が第１のしきい値より多く第２のしきい値以下であるレベル１のとき（Ｓ１４のＹ）、バス帯域に相当するレートでトークンを生成する（Ｓ１６）。蓄積量が第２のしきい値をより多いときトークンの生成を停止する（Ｓ１８）。 （もっと読む）