情報処理装置
【課題】不揮発性メモリを複数のマスタで共有するシステムにおいて、不揮発性メモリに格納される管理情報をソフトウェアにより更新できる情報処理装置を実現する。
【解決手段】不揮発性メモリ１３には、第１メモリアドレス空間に割り当てられた第１不揮発性メモリを選択するためのチップセレクト信号と第２メモリアドレス空間に割り当てられた第２不揮発性メモリを選択するためのチップセレクト信号との論理和出力が接続されている。第１メモリアドレス空間には各マスタに対応するリージョンと管理情報を格納するためのリージョンとが定義され、リージョン毎にアクセス可能なマスタが規定されている。一方、第２メモリアドレス空間に対するアクセスはＣＰＵのみに許可されている。ＣＰＵは、第２のメモリアドレス空間を利用することにより、他のマスタまたは管理情報に対応するリージョンをアクセスすることができる。
【解決手段】不揮発性メモリ１３には、第１メモリアドレス空間に割り当てられた第１不揮発性メモリを選択するためのチップセレクト信号と第２メモリアドレス空間に割り当てられた第２不揮発性メモリを選択するためのチップセレクト信号との論理和出力が接続されている。第１メモリアドレス空間には各マスタに対応するリージョンと管理情報を格納するためのリージョンとが定義され、リージョン毎にアクセス可能なマスタが規定されている。一方、第２メモリアドレス空間に対するアクセスはＣＰＵのみに許可されている。ＣＰＵは、第２のメモリアドレス空間を利用することにより、他のマスタまたは管理情報に対応するリージョンをアクセスすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリをアクセスする複数のマスタを備えた情報処理装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ、ＰＤＡ、組み込みシステムといった、様々な情報処理装置が開発されている。
【０００３】
このような情報処理装置は一般に不揮発性メモリを有する。不揮発性メモリは、情報処理装置の電源を切った状態でも記録された情報を保持することができるメモリである。したがって、主に管理情報やＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）の記録に用いられる。
【０００４】
管理情報は、不揮発性メモリを共有して使用するＣＰＵ、ＬＡＮコントローラおよびマネジメントエンジン（ＭＥ）といったマスタについて、各マスタからアクセス可能な、不揮発性メモリ内の記憶領域に関する情報を保持している。
【０００５】
一方、ＢＩＯＳは、情報処理装置に接続されたディスクドライブやキーボード、ビデオカードなどの周辺機器を制御するプログラム群である。つまり、これらの周辺機器に対する基本的な入出力手段をＯＳやアプリケーションに提供する。
【０００６】
また、ＬＡＮコントローラおよびマネジメントエンジン（ＭＥ）といったマスタに固有の情報も不揮発性メモリに格納される。マスタそれぞれに対応する記憶領域の独立性を高めるために、管理情報が格納された不揮発性メモリ内の記憶領域は書き込み保護されている。しかし、この管理領域は情報処理装置の製造時または出荷後に更新する必要が生じる場合がある。この要求に対処するために、不揮発性メモリを配置した基板上に設けられたテストピンを用いた外部からの入力（オーバーライド入力）により書き込み保護を解除する方法が用いられる。
【０００７】
この方法は、管理情報の書き込み保護を解除することはできるものの、書き込み保護の解除にはテストピンを使用した外部からの入力が必要となる。したがって、ソフトウェアだけで管理情報を更新することができず、メンテナンス性が悪い。さらに、テストピンは製造や保守で利用することを意図して基板上に配置するものであるが、ユーザによるアクセスも可能である。このため、悪意を持ったユーザから管理情報が格納された領域を保護することができないという問題がある。
【０００８】
ところで特許文献１には、二重化されたメモリを共有する処理装置のそれぞれについて、オンラインアクセスかデバッグアクセスかを示すアクセスモードを設定した二重化共有メモリ制御方法が開示されている。
【特許文献１】特公平４−１３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１の技術は、メモリに対するアクセスモードに関するものであって、メモリの保護に関するものではない。また、アクセスモードの変更手段については言及されていない。したがって、マスタそれぞれに対応する記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、他のマスタの情報または管理情報を必要に応じてアクセスするための新たな機能の実現が必要である。
【００１０】
本発明は上述の事情を考慮してなされたものであり、マスタそれぞれに対応する不揮発性メモリ内の記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、あるマスタから他のマスタの情報または管理情報を必要に応じてアクセスすることができる情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するため、本発明の情報処理装置は、第１マスタおよび第２マスタと、第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記第１マスタによって使用される情報を格納する第２記憶領域、および前記第２マスタによって使用される情報を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記第１マスタおよび前記第２マスタの各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記第１マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記第２マスタのみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じメモリサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記第２マスタのみからのアクセスを許可する情報とを含む、不揮発性メモリと、前記第１マスタまたは前記第２マスタから発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を前記管理情報に基づいてフィルタリングするフィルタリング手段と、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段とを具備し、前記第２のマスタが前記第２のメモリアドレス空間を介して前記第１記憶領域または前記第２記憶領域をアクセスできるように、前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力が前記不揮発性メモリのチップセレクト信号入力端子に接続されていることを特徴とする。
【００１２】
また、本発明の情報処理装置は、マスタと、中央処理装置と、第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記マスタによって使用される情報を格納する第２記憶領域、および前記中央処理装置によって実行される基本入出力プログラム（ＢＩＯＳ）を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記マスタおよび前記中央処理装置の各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記中央処理装置のみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じメモリサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記中央処理装置のみからのアクセスを許可する情報とを含む、不揮発性メモリと、前記マスタまたは前記中央処理装置から発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を所定のレジスタに設定されるアクセス制御情報に基づいてフィルタリングする第１フィルタリング手段と、前記第１フィルタリング手段を通過したメモリアクセス要求を前記管理情報に基づいてフィルタリングする第２フィルタリング手段と、前記第２フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段と、前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力を前記不揮発性メモリのチップセレクト信号入力端子に出力する論理和演算回路と、前記情報処理装置の起動モードがメンテナンスプログラムを用いて前記管理情報の更新または前記第１記憶領域内の情報の更新を行うためのメンテナンスモードであるか否かを判定し、前記起動モードが前記メンテナンスモードではない場合には、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定し、前記起動モードが前記メンテナンスモードである場合、前記アクセス制御情報を前記レジスタに設定せずに前記メンテナンスプログラムを前記中央処理装置によって実行する制御手段とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、マスタそれぞれに対応する不揮発性メモリ内の記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、あるマスタから他のマスタの情報または管理情報を必要に応じてアクセスすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。まず、図１を参照して、本発明の一実施形態に係る情報処理装置の構成を説明する。この情報処理装置は、例えば、パーソナルコンピュータ、サーバのようなコンピュータ、または各種電子機器に内蔵される組み込みシステムとして実現される。この情報処理装置は、マスタ１１、フィルタ１２、不揮発性メモリ１３、不揮発性メモリコントローラ１４、および論理和演算回路１７を備えている。マスタ１１は、不揮発性メモリ１３をアクセス可能なデバイス（バスマスタとも云う）であり、各種演算処理の実行やデバイスの制御を行う。マスタ１１となるのは、例えば、中央処理装置（ＣＰＵ）、ＬＡＮコントローラ、マネジメントエンジン（ＭＥ）等である。マネジメントエンジン（ＭＥ）は、例えば、バス間の相互接続、各種Ｉ／Ｏデバイスとの通信等、を実行するデバイスである。マスタ１１は、情報処理装置に複数設けられる。つまり、情報処理装置は、第１のマスタ１１１、第２のマスタ１１２、……、第ｍのマスタ１１３を備える。情報処理装置に複数設けられるマスタ１１は、不揮発性メモリ１３を共有して使用する。各マスタ１１は、不揮発性メモリ１３に対してリード要求またはライト要求を発行し、マスタ１１における処理に必要な命令群やデータの読み込み、および処理結果に基づく書き込みを行う。不揮発性メモリ１３は、情報処理装置の電源を切った状態でも記録された情報を保持することができるメモリである。不揮発性メモリ１３には、管理情報、各マスタにおける処理に必要な命令群やデータ、および基本入出力プログラム（ＢＩＯＳ）が格納される。管理情報は、不揮発性メモリ１３を共有して使用するマスタ１１について、各マスタからアクセス可能な領域に関する情報を保持している。また、情報処理装置が複数の不揮発性メモリ１３を有する場合には、不揮発性メモリの個数や各不揮発性メモリの容量および転送速度の情報も保持する。
【００１５】
ＢＩＯＳは、情報処理装置に接続されたディスクドライブやキーボード、ビデオカードなどの周辺機器を制御するためのプログラム群である。つまり、これらの周辺機器に対する基本的な入出力手段をＯＳやアプリケーションプログラムに提供する。
【００１６】
不揮発性メモリ１３は、例えば、論理的に２つの不揮発性メモリとして扱われる。すなわち、不揮発性メモリ１３は物理的には一個のメモリであるが、論理的には第１のメモリアドレス空間に割り当てられた第１の不揮発性メモリおよび第２のメモリアドレス空間に割り当てられた第２の不揮発性メモリとして扱われる。不揮発性メモリ１３は、さらにチップセレクト信号（ＣＳ＃）入力端子２０１を備える。なお、情報処理装置が物理的に複数の不揮発性メモリを備える場合、これら複数の不揮発性メモリを連結して、連続するアドレス空間に配置することができる。このため、不揮発性メモリが一つである場合にも、また複数である場合にも、不揮発性メモリ内の記憶領域を連続する単一のアドレス空間として扱うことができる。
【００１７】
不揮発性メモリ１３が割り当てられる第１のメモリアドレス空間は、複数のマスタ１１にそれぞれ対応する複数のリージョン（記憶領域）に分割して使用される。また、各リージョンは、開始アドレスと終了アドレスにより指定される。各リージョンには、複数のマスタ１１のうちの一つのマスタからのアクセス権（リード権およびライト権）が設定される。
【００１８】
このような不揮発性メモリ１３の構成情報、および各マスタから各リージョンに対するアクセス権の情報は、管理情報として不揮発性メモリ１３自体に格納される。
【００１９】
すなわち、第１のメモリアドレス空間においては、各マスタに対応するリージョンと管理情報を格納するためのリージョンとが定義され、且つリージョン毎に当該リージョンをアクセス可能なマスタが管理情報によって規定されている。
【００２０】
第２のメモリアドレス空間は第１のメモリアドレス空間に後続するメモリアドレス空間であり、第１のメモリアドレス空間と同じサイズを有している。本実施形態においては、第２のメモリアドレス空間は、ＣＰＵのような特定のマスタが不揮発性メモリ１３内の全てのリージョンを自由にアクセスすることを許可するためのメモリアドレス空間として使用される。
【００２１】
フィルタ１２は、情報処理装置の起動の都度設定が可能なレジスタの情報に従って、各マスタ１１からの不揮発性メモリ１３に対するメモリアクセス要求（リード要求またはライト要求）をフィルタリングする。フィルタリングはメモリアクセス要求を許可または禁止する処理である。許可されたメモリアクセス要求はフィルタ１２を通過するが、禁止されたメモリアクセス要求はフィルタ１２を通過しない。
【００２２】
フィルタ１２は、複数あるマスタ１１それぞれに対して設けられる。つまり、第１のマスタ１１１からの要求をフィルタリングする第１のフィルタ１２１、第２のマスタ１１２からの要求をフィルタリングする第２のフィルタ１２２、……、第ｍのマスタ１１３からの要求をフィルタリングする第ｍのフィルタ１２３が設けられる。
【００２３】
不揮発性メモリコントローラ１４は、各マスタ１１から不揮発性メモリ１３へのリード要求およびライト要求のうち、フィルタ１２を通過した要求について制御する。不揮発性メモリコントローラ１４は、フィルタ１５およびアービタ１６を備えている。
【００２４】
フィルタ１５は、不揮発性メモリ１３に格納された管理情報に従って、各マスタ１１からのリード要求またはライト要求のうちフィルタ１２を通過した要求に対するフィルタリングを行う。なお、外部からの入力であるオーバーライド入力がある場合にはフィルタリングを行わず、各マスタ１１からの要求をそのままアービタ１６に伝える。
【００２５】
フィルタ１５もフィルタ１２と同様に、複数あるマスタ１１それぞれに対して設けられる。つまり、第１のフィルタ１２１を通過した第１のマスタ１１１からのメモリアクセス要求をフィルタリングする第１のフィルタ１５１、第２のフィルタ１２２を通過した第２のマスタ１１２からのメモリアクセス要求をフィルタリングする第２のフィルタ１５２、……、第ｍのフィルタ１２３を通過した第ｍのマスタ１１３からのメモリアクセス要求をフィルタリングする第ｍのフィルタ１５３が設けられる。
【００２６】
アービタ１６は、フィルタ１２およびフィルタ１５を通過した各マスタ１１からのメモリアクセス要求を調停する。
【００２７】
各マスタ１１からのメモリアクセス要求は第１メモリアドレス空間または第２メモリアドレス空間内に属するメモリアドレスを含むが、アービタ１６は、このメモリアドレスをデコードして、該メモリアドレスに対応する不揮発性メモリを決定する。
【００２８】
アービタ１６は、例えば、第１のチップセレクト信号（ＣＳ１＃）出力部２０２と第２のチップセレクト信号（ＣＳ２＃）出力部２０３を備える。
【００２９】
アービタ１６は、マスタ１１からのメモリアクセス要求によって指定されるメモリアドレスを、不揮発性メモリ１３が接続されたメモリバス上に出力する。この場合、メモリバス上に出力されるメモリアドレスは、マスタ１１からのメモリアクセス要求に含まれるメモリアドレスの下位ビット部である。この下位ビット部は不揮発性メモリ１３のメモリサイズに対応するアドレス部である。
【００３０】
アービタ１６はさらに、このメモリアドレスをデコードして対応する不揮発性メモリを決定し、第１のチップセレクト信号（ＣＳ１＃）出力部２０２と第２のチップセレクト信号（ＣＳ２＃）出力部２０３のうち対応するチップセレクト信号出力部からチップセレクト信号を発生する。具体的には、メモリアドレスが第１のメモリアドレス空間に属するならば、アービタ１６は、第１のチップセレクト信号を発生する。一方、メモリアドレスが第２のメモリアドレス空間に属するならば、アービタ１６は、第２のチップセレクト信号を発生する。
【００３１】
論理和演算回路１７は、第１のチップセレクト信号と第２のチップセレクト信号との論理和を算出する。この論理和出力は、接続された不揮発性メモリ１３のチップセレクト信号入力端子２０１に入力される。第１のチップセレクト信号出力部２０２、および第２のチップセレクト信号出力部２０３から出力される信号がＨｉｇｈアクティブである場合、論理和演算回路１７はＯＲゲートにより構成される。一方、第１のチップセレクト信号出力部２０２、および第２のチップセレクト信号出力部２０３から出力される信号がＬｏｗアクティブである場合、論理和演算回路１７はＡＮＤゲートにより構成される。なお、図１では、Ｌｏｗアクティブである場合について示している。
【００３２】
これにより、物理的には一つである不揮発性メモリ１３を、論理的に二つの第１の不揮発性メモリおよび第２の不揮発性メモリとして使用することができる。つまり、不揮発性メモリ１３が、第１のメモリアドレス空間に割り当てられた第１の不揮発性メモリとしても、第２のメモリアドレス空間に割り当てられた第２の不揮発性メモリとしてもアクセスできるようになる。
【００３３】
チップセレクト信号入力部２０１にチップセレクト信号が入力された時、不揮発性メモリ１３は、アクティブ状態となる。不揮発性メモリ１３は、アービタ１６から出力されたメモリアドレスに対応する記憶領域（リージョン）からのデータの読み出しまたは当該記憶領域（リージョン）へのデータの書き込みを行う。
【００３４】
一方、図２は通常の情報処理装置の構成例を示す。通常は、第１のチップセレクト信号（ＣＳ１＃）および第２のチップセレクト信号（ＣＳ２＃）は物理的に異なる不揮発性メモリにそれぞれ接続される。すなわち、第１のチップセレクト信号出力部２０２から出力された第１のチップセレクト信号（ＣＳ１＃）は、第1の不揮発性メモリ１３１のチップセレクト信号入力部２０１に入力される。一方、第２のチップセレクト信号出力部２０３から出力された第２のチップセレクト信号（ＣＳ２＃）は、第２の不揮発性メモリ１３２のチップセレクト信号入力部２０４に入力される。
【００３５】
図３は本実施形態に係る情報処理装置の具体的な構成の例を示したブロック図である。この情報処理装置は、ＣＰＵ２１、ＬＡＮコントローラ２５、マネジメントエンジン（ＭＥ）２３１を備えるものである。これらＣＰＵ２１、ＬＡＮコントローラ２５、マネジメントエンジン（ＭＥ）２３１の各々はマスタとして機能する。不揮発性メモリ１３は、ＣＰＵ２１、ＬＡＮコントローラ２５、およびマネジメントエンジン２３１にそれぞれ対応するリージョンを有している。ＣＰＵ２１、ＬＡＮコントローラ２５、およびマネジメントエンジン２３１はそれぞれ、この対応するリージョンにのみアクセスすることができる。
【００３６】
情報処理装置は、ＣＰＵ２１、ノースブリッジ２２、サウスブリッジ２３、メモリ２４、ＬＡＮコントローラ２５、および不揮発性メモリ１３を備えている。
【００３７】
ＣＰＵ２１は各種プログラムを実行するプロセッサである。ＣＰＵ２１は、各種演算処理を実行すると共に、情報処理装置内の各デバイスを制御する。
【００３８】
ＣＰＵ２１は、ノースブリッジ２２に接続される。ノースブリッジ２２はＣＰＵ２１のプロセッサバスとサウスブリッジ２３との間を相互接続するブリッジデバイスである。ノースブリッジ２２は、メインメモリをアクセス制御するメモリコントローラを内蔵している。
【００３９】
メモリ２４は、ＣＰＵ２１によって実行される、オペレーティングシステムおよびアプリケーションプログラムを格納するためのメインメモリである。メモリ２４は、ノースブリッジ２２に接続されている。
【００４０】
サウスブリッジ２３は、ノースブリッジ２２、ＬＡＮコントローラ２５、および不揮発性メモリ１３に接続されている。サウスブリッジ２３は、ノースブリッジ２２、ＬＡＮコントローラ２５、および不揮発性メモリ１３を相互に接続してデータの受け渡しを行うブリッジデバイスである。
【００４１】
サウスブリッジ２３は、マネジメントエンジン（ＭＥ）２３１を備えている。
【００４２】
マネジメントエンジン２３１はサウスブリッジ２３の動作を制御すると共に、サウスブリッジ２３に接続された各デバイスとの入出力を制御する。図１のフィルタ１２および不揮発性メモリコントローラ１４はサウスブリッジ２３内に設けられている。
【００４３】
ＬＡＮコントローラ２５は、情報処理装置をＬＡＮへ接続するための制御を行う装置である。ＬＡＮコントローラ２５は、サウスブリッジ２３に接続されている。ＬＡＮコントローラ２５は、サウスブリッジ２３を介して、ＣＰＵ２１、メモリ２４、および不揮発性メモリ１３とのデータの受け渡しを行う。
【００４４】
不揮発性メモリ１３は、情報処理装置の電源を切った状態でも記録された情報を保持することができる。不揮発性メモリ１３は、サウスブリッジ２３に接続されている。不揮発性メモリ１３は、サウスブリッジ２３を介して、ＣＰＵ２１、メモリ２４、およびＬＡＮコントローラ２５とのデータの受け渡しを行う。
【００４５】
不揮発性メモリ１３は、リージョンと呼ばれるアドレスで指定された記憶領域に分割される。不揮発性メモリ１３には、管理情報、各マスタにおける処理に必要な命令群やデータ、およびＢＩＯＳが格納され、これらの情報は、指定されたリージョンに記録される。
【００４６】
次に、不揮発性メモリ１３に設定されるリージョンについて説明する。以下では、第ｍのマスタ１１３がＣＰＵ２１であるものとする。またm=４である場合を想定する。
【００４７】
図４は、不揮発性メモリ１３に設定される通常のリージョン３１の例を示したものである。図４における不揮発性メモリ１３は、物理的にも論理的にも一つの不揮発性メモリであるものとする。
【００４８】
図４に示す例では、第１のリージョン３１１に管理情報が格納され、以降のリージョンは対応するマスタがそれぞれ参照および更新を行う領域となる。すなわち、第１のリージョン３１１は管理情報を格納する記憶領域であり、第２のリージョン３１２は第１のマスタ１１１に対応する記憶領域、第３のリージョン３１３は第２のマスタ１１２に対応する記憶領域、……、第５のリージョン３１５は第４のマスタに対応する領域となる。なお、ＣＰＵ２１である第４のマスタに対応する第５のリージョン３１５は、ＢＩＯＳが格納されるＢＩＯＳリージョンである。
【００４９】
また、各マスタは対応付けられたリージョンにのみアクセス可能で、他のマスタに対応付けられたリージョンに対してアクセスすることはできない。したがって、ＢＩＯＳリージョン（第５のリージョン３１５）は、ＣＰＵ２１からのみアクセス可能なリージョンである。
【００５０】
図５は、図４の第１のリージョン３１１に格納される管理情報の例を示したものである。管理情報には、リージョンを定義する設定情報４１として、不揮発性メモリ１３に設定されるリージョンの開始アドレスと終了アドレス、そして各マスタからのリードアクセス権およびライトアクセス権の有無が記述される。さらに、管理情報には、不揮発性メモリの構成情報４２として、情報処理装置が備える不揮発性メモリの個数、各不揮発性メモリの容量および転送速度等の不揮発性メモリの構成に関する情報が記述される。
【００５１】
例えば、管理情報が格納される第１のリージョン３１１には、この管理情報を保護するため、すべてのマスタに対してリードアクセス権およびライトアクセス権を与えないことが記述されている。第２のリージョン３１２以降のリージョンについては、対応するマスタに対してリードアクセス権およびライトアクセス権が与えられている。例えば、第２のリージョン３１２には第１のマスタ１１１からのリードアクセス権およびライトアクセス権が与えられている。
【００５２】
図６は、本実施形態において、物理的には一つの不揮発性メモリを論理的に二つの不揮発性メモリとして扱う場合に設定されるリージョンの例を示したものである。つまり、物理的に一つの不揮発性メモリ１３を論理的に二つの第１の不揮発性メモリおよび第２の不揮発性メモリとして扱う。
【００５３】
第２の不揮発性メモリは、第１の不揮発性メモリのシャドウとして用いられる。すなわち、第２の不揮発性メモリに割り当てられた第２のメモリアドレス空間は、第１のメモリアドレス空間に割り当てられた第１の不揮発性メモリの内容を参照または更新するためのメモリアドレス空間として用いられる。この第２のメモリアドレス空間に対するアクセス権は、ＣＰＵ２１のような特定のマスタにのみ与えられている。
【００５４】
具体的には、第１の不揮発性メモリには、図４に示した不揮発性メモリ１３と同様のリージョンが設定される。第１のリージョン５２１に管理情報が格納され、以降のリージョンは複数あるマスタ１１がそれぞれ参照および更新を行う領域となる。すなわち、第１のリージョン５２１は管理情報を格納する記憶領域であり、第２のリージョン５２２は第１のマスタ１１１に対応する記憶領域、第３のリージョン５２３は第２のマスタ１１２に対応する記憶領域、……、第５のリージョン５２５は第４のマスタに対応する記憶領域となる。第１のマスタ１１１がＬＡＮコントローラ２５であるならば、第２のリージョン５２２には例えばＭＡＣアドレスが格納される。第２のマスタ１１２がマネージメントコントローラ２３１であるならば、第３のリージョン５２３にはマネージメントコントローラ２３１によって実行されるプログラム（ファームウェア）が格納される。なお、ＣＰＵ２１である第４のマスタに対応する第５のリージョン５２５は、ＢＩＯＳが格納されるＢＩＯＳリージョンである。
【００５５】
各マスタは、対応付けられたリージョンにのみアクセス可能で、他のマスタに対応付けられたリージョンに対してアクセスすることはできない。すなわち、管理情報は、第１のリージョン５２１に対する各マスタからのアクセスの禁止を示す情報と、第２のリージョン５２２に対する第１のマスタ１１１のみからのアクセスの許可を示す情報と、第３のリージョン５２３に対する第２のマスタ１１２のみからのアクセスの許可を示す情報と、……、第５のリージョン５２５に対する第４のマスタのみからのアクセスの許可を示す情報と、第１メモリアドレス空間に後続する第２メモリアドレス空間に割り当てられた第２の不揮発性メモリに対する第４のマスタのみからのアクセスの許可を示す情報とを含む。
【００５６】
上述したように、本実施形態では、チップセレクト信号ＣＳ＃１，ＣＳ＃２の論理和出力が不揮発性メモリ１３に供給されるので、第１の不揮発性メモリが割り当てられた第１のメモリアドレス空間および第２の不揮発性メモリが割り当てられた第２のメモリアドレス空間のどちらからも不揮発性メモリ１３を参照・更新することができる。
【００５７】
したがって、第２の不揮発性メモリには、第１の不揮発性メモリと同様のリージョンが論理的に設定されることになる。第１のリージョン５３１は管理情報を格納する記憶領域であり、第２のリージョン５３２は第１のマスタ１１１に対応する記憶領域、第３のリージョン５３３は第２のマスタ１１２に対応する記憶領域、……、第５のリージョン５３５（ＢＩＯＳリージョン）は第４のマスタ（ＣＰＵ２１）に対応する記憶領域となる。
【００５８】
ただし、第２の不揮発性メモリはＣＰＵ２１である第４のマスタのみがアクセス可能な記憶領域である。したがって、第１のメモリアドレス空間内のアドレス範囲(0028_0000h〜003F_FFFFh)と、これに後続する第２のメモリアドレス空間内の全てのアドレス範囲(0040_0000h〜007F_FFFFh)が第５のリージョン５３５（ＢＩＯＳリージョン）として使用される。もしＣＰＵ２１が第１のメモリアドレス空間内に属するメモリアドレスを使用して不揮発性メモリ１３に対するメモリアクセス要求を発行した場合には、不揮発性メモリ１３内の第５のリージョン５２５に対するアクセスのみがＣＰＵ２１に許可される。一方、もしＣＰＵ２１が第２のメモリアドレス空間内に属するメモリアドレスを使用して不揮発性メモリ１３に対するメモリアクセス要求を発行した場合には、不揮発性メモリ１３内の全てのリージョンに対するアクセスがＣＰＵ２１に許可される。
【００５９】
図７は、本実施形態における不揮発性メモリ１３を論理的に二つの不揮発性メモリとして不揮発性メモリコントローラ１４に認識させるための管理情報の例を示したものである。この管理情報には、リージョンの設定情報６１として、不揮発性メモリ１３に設定されるリージョンの開始アドレスと終了アドレス、そして各マスタからのリードアクセス権およびライトアクセス権の有無が記述される。第５のリージョンの開始アドレスは0028_0000h、第５のリージョンの終了アドレスは007F_FFFFhである。
【００６０】
さらに、管理情報には、不揮発性メモリの構成情報６２として、情報処理装置が備える不揮発性メモリの個数、各不揮発性メモリの容量および転送速度等の不揮発性メモリの構成に関する情報が記述される。本実施形態では、不揮発性メモリ１３と同じメモリサイズの別の不揮発性メモリがあたかも存在しているかのように不揮発性メモリコントローラ１４に認識させるために、構成情報６２には、不揮発性メモリの個数が２、第１の不揮発性メモリの容量が４ＭＢ、第２の不揮発性メモリの容量が４ＭＢ、という情報が記述される。
【００６１】
この管理情報を参照することにより、不揮発性メモリコントローラ１４は、マスタ１１からのメモリアドレスが、８ＭＢの連続するメモリアドレス空間の中の前半の４ＭＢのメモリアドレス空間に属する場合、第１の不揮発性メモリを選択するための第１のチップセレクト信号を発生する。一方、マスタ１１からのメモリアドレスが、８ＭＢの連続するメモリアドレス空間の中の後半の４ＭＢのメモリアドレス空間に属する場合には、不揮発性メモリコントローラ１４は、第２の不揮発性メモリを選択するための第２のチップセレクト信号を発生する。後半の４ＭＢのメモリアドレス空間に対するアクセスが許可されているマスタはＣＰＵ２１のみである。したがって、ＣＰＵ２１は、必要に応じて後半の４ＭＢのメモリアドレス空間を使用して不揮発性メモリ１３をアクセスすることにより、他のマスタに対応するリージョンまたは管理情報が格納されたリージョンを参照・更新することができる。
【００６２】
次に、不揮発性メモリ１３の管理情報を更新する際の処理について説明する。
【００６３】
ＣＰＵ２１がアクセス可能なＢＩＯＳリージョン５２５に格納されたＢＩＯＳは、情報処理装置の起動モードの種類に応じて異なる処理を行う。起動モードの種類には、通常起動モードとメンテナンスモードとがある。
【００６４】
通常起動モードの場合、シャドウ（第２の不揮発性メモリ）側に論理的に存在する管理情報および各マスタに対応する情報は保護される。つまり、第２メモリアドレス空間に対するアクセスは禁止される。
【００６５】
一方、メンテナンスモードの場合、シャドウに存在する管理情報および各マスタの情報は保護されない。ＢＩＯＳは、メンテナンスプログラムをロードし、その正当性確認をした上で、メンテナンスプログラムに制御を渡す。メンテナンスプログラムは、第２のメモリアドレス空間に属するメモリアドレスを用いて、管理情報の更新および他の各マスタの情報の更新を行う。
【００６６】
このような起動モードの種類に基づいて管理情報等の保護と更新を行う処理について、図８のフローチャートを参照して説明する。
【００６７】
情報処理装置が電源オンされた時、ＣＰＵ２１は、まず、ＢＩＯＳを実行する。そして、ＣＰＵ２１は、起動モードの種類がメンテナンスプログラムを用いて管理情報の更新またはＣＰＵ以外の他のマスタの情報（ファームウェア、ＭＡＣアドレス、等）の更新を行うためのメンテナンスモードであるか否かを判定する（ステップＳ１０１）。例えば、起動時にキーボード上の特定のキーが押された場合にはメンテナンスモードであるといった判定を行う。
【００６８】
起動モードがメンテナンスモードである場合（ステップＳ１０１のＹｅｓ）、ＣＰＵ２１はメンテナンスプログラムを例えばフレキシブルディスク、ＵＳＢメモリといった外部記憶装置からメモリ２４へロードする（ステップＳ１０２）。次に、ＣＰＵ２１は、ロードしたメンテナンスプログラムの正当性を確認するための検証処理を実行する（ステップＳ１０３）。この検証処理では、例えば、署名検証などが行われる。メンテナンスプログラムの正当性が確認された場合（ステップＳ１０４のＹｅｓ）、ＣＰＵ２１は、メンテナンスプログラムを実行する（ステップＳ１０５）。メンテナンスプログラムは、シャドウ側のメモリアドレス空間（第２のメモリアドレス空間）に属するメモリアドレスを用いて、メモリアクセス要求を発行する。このメモリアクセス要求はフィルタ１２３，フィルタ１５３を通過する。アービタ１６は、第２のチップセレクト信号を発生すると共に、メモリアクセス要求に含まれるメモリアドレスをメモリバス上に出力する。したがって、メンテナンスプログラムは、管理情報の更新またはＣＰＵ以外の他のマスタの情報を更新することができる。
【００６９】
起動モードが通常起動モードである場合（ステップＳ１０１のＮｏ）、またはメンテナンスプログラムの正当性が確認できなかった場合（ステップＳ１０４のＮｏ）、ＣＰＵ２１は、シャドウ側のメモリアドレス空間の使用を禁止することによって、管理情報およびＣＰＵ以外の他の各マスタの情報を保護する操作を行う（ステップＳ１０６）。ステップＳ１０６においては、ＣＰＵ２１は、第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を、フィルタ１２が参照するレジスタに対して設定する。具体的には、ＣＰＵ２１に対応するフィルタ１２３に対応するレジスタに対して、第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を設定すればよい。この場合、必ずしも第２メモリアドレス空間全体に対するアクセスを禁止する必要はなく、例えば、シャドウ側のＢＩＯＳリージョンに対応するアドレス範囲(0068_0000h〜007F_FFFFh)に対するアクセスは禁止しなくても良い。
【００７０】
これにより、管理情報および他のマスタの情報に対するアクセスは禁止され、悪意のあるユーザによって管理情報および他のマスタの情報が参照・更新されることを回避できる。
【００７１】
最後に、ＣＰＵ２１は、通常起動時に行われる処理と同様の処理、例えば、オペレーティングシステムをブートする処理を実行する（ステップＳ１０７）。
【００７２】
以上説明したように、本実施形態によれば、マスタそれぞれに対応する不揮発性メモリ内の記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、あるマスタから他のマスタの情報または管理情報を必要に応じてアクセスすることができる。さらに、オーバーライド入力を用いずに、ソフトウェアのみで不揮発性メモリ１３に格納された管理情報や他のマスタの情報を更新することができる。従来、不揮発性メモリ１３の管理領域等を更新するためには、情報処理装置本体から基板を取り外してオーバーライド入力を行うか、ＢＩＯＳ ＲＯＭを交換するといった方法がとられていた。本実施形態では、これらの作業を行う必要がなく、ソフトウェアのみで管理情報を更新できるため、不揮発性メモリ１３の保守コストを削減することができる。
【００７３】
なお、本実施形態では、オーバーライド入力を用いることなく管理情報等に対する書き込み保護を解除することが出来るので、情報処理装置内のシステム基板からオーバーライド入力用のピンを削除することもできる。この場合、不揮発性メモリコントローラ１４が内蔵されたＬＳＩ，つまりサウスブリッジ２３が、ＢＧＡタイプのパッケージを有するものであれば、例えば、オーバーライド入力用のテストピンを直接的にグラウンド端子に接続し、テストピンに接続された配線を基板上のアクセス可能領域に導出しないようにしてもよい。
【００７４】
また、本実施形態は一つのＣＰＵを含む複数のマスタを備える例について説明したが、一つのＣＰＵとＣＰＵ以外の一つのマスタによる構成でもよい。さらに、本実施形態はＣＰＵを具備せず、ＣＰＵ以外の複数のマスタによる構成でもよい。この場合、複数のマスタのうちいずれか一つのマスタは、第１のメモリアドレス空間において当該マスタに割り当てられるリージョンに加えて、第２のメモリアドレス空間にもアクセスすることができる。つまり、このマスタには、第２のメモリアドレス空間に論理的に設定される全てのリージョンに対するリードアクセス権およびライトアクセス権が与えられる。
【００７５】
また本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態に係る情報処理装置の構成を示すブロック図。
【図２】通常の情報処理装置の構成を示すブロック図。
【図３】同実施形態に係る情報処理装置の具体的な構成例を示すブロック図。
【図４】不揮発性メモリに設定される通常のリージョンの例を示す図。
【図５】図４に示したリージョンに対応する管理情報の例を示す図。
【図６】同実施形態に係る不揮発性メモリに設定されるリージョンの例を示す図。
【図７】図６に示したリージョンに対応する管理情報の例を示す図。
【図８】同実施形態に係る情報処理装置によって実行される起動処理の手順を示すフローチャート。
【符号の説明】
【００７７】
１１…マスタ、１２…フィルタ、１３…不揮発性メモリ、１４…不揮発性メモリコントローラ、１５…フィルタ、１６…アービタ、１７…論理和演算回路、２１…ＣＰＵ、２４…メモリ。
【技術分野】
【０００１】
本発明は、不揮発性メモリをアクセスする複数のマスタを備えた情報処理装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ、ＰＤＡ、組み込みシステムといった、様々な情報処理装置が開発されている。
【０００３】
このような情報処理装置は一般に不揮発性メモリを有する。不揮発性メモリは、情報処理装置の電源を切った状態でも記録された情報を保持することができるメモリである。したがって、主に管理情報やＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）の記録に用いられる。
【０００４】
管理情報は、不揮発性メモリを共有して使用するＣＰＵ、ＬＡＮコントローラおよびマネジメントエンジン（ＭＥ）といったマスタについて、各マスタからアクセス可能な、不揮発性メモリ内の記憶領域に関する情報を保持している。
【０００５】
一方、ＢＩＯＳは、情報処理装置に接続されたディスクドライブやキーボード、ビデオカードなどの周辺機器を制御するプログラム群である。つまり、これらの周辺機器に対する基本的な入出力手段をＯＳやアプリケーションに提供する。
【０００６】
また、ＬＡＮコントローラおよびマネジメントエンジン（ＭＥ）といったマスタに固有の情報も不揮発性メモリに格納される。マスタそれぞれに対応する記憶領域の独立性を高めるために、管理情報が格納された不揮発性メモリ内の記憶領域は書き込み保護されている。しかし、この管理領域は情報処理装置の製造時または出荷後に更新する必要が生じる場合がある。この要求に対処するために、不揮発性メモリを配置した基板上に設けられたテストピンを用いた外部からの入力（オーバーライド入力）により書き込み保護を解除する方法が用いられる。
【０００７】
この方法は、管理情報の書き込み保護を解除することはできるものの、書き込み保護の解除にはテストピンを使用した外部からの入力が必要となる。したがって、ソフトウェアだけで管理情報を更新することができず、メンテナンス性が悪い。さらに、テストピンは製造や保守で利用することを意図して基板上に配置するものであるが、ユーザによるアクセスも可能である。このため、悪意を持ったユーザから管理情報が格納された領域を保護することができないという問題がある。
【０００８】
ところで特許文献１には、二重化されたメモリを共有する処理装置のそれぞれについて、オンラインアクセスかデバッグアクセスかを示すアクセスモードを設定した二重化共有メモリ制御方法が開示されている。
【特許文献１】特公平４−１３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１の技術は、メモリに対するアクセスモードに関するものであって、メモリの保護に関するものではない。また、アクセスモードの変更手段については言及されていない。したがって、マスタそれぞれに対応する記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、他のマスタの情報または管理情報を必要に応じてアクセスするための新たな機能の実現が必要である。
【００１０】
本発明は上述の事情を考慮してなされたものであり、マスタそれぞれに対応する不揮発性メモリ内の記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、あるマスタから他のマスタの情報または管理情報を必要に応じてアクセスすることができる情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するため、本発明の情報処理装置は、第１マスタおよび第２マスタと、第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記第１マスタによって使用される情報を格納する第２記憶領域、および前記第２マスタによって使用される情報を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記第１マスタおよび前記第２マスタの各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記第１マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記第２マスタのみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じメモリサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記第２マスタのみからのアクセスを許可する情報とを含む、不揮発性メモリと、前記第１マスタまたは前記第２マスタから発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を前記管理情報に基づいてフィルタリングするフィルタリング手段と、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段とを具備し、前記第２のマスタが前記第２のメモリアドレス空間を介して前記第１記憶領域または前記第２記憶領域をアクセスできるように、前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力が前記不揮発性メモリのチップセレクト信号入力端子に接続されていることを特徴とする。
【００１２】
また、本発明の情報処理装置は、マスタと、中央処理装置と、第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記マスタによって使用される情報を格納する第２記憶領域、および前記中央処理装置によって実行される基本入出力プログラム（ＢＩＯＳ）を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記マスタおよび前記中央処理装置の各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記中央処理装置のみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じメモリサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記中央処理装置のみからのアクセスを許可する情報とを含む、不揮発性メモリと、前記マスタまたは前記中央処理装置から発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を所定のレジスタに設定されるアクセス制御情報に基づいてフィルタリングする第１フィルタリング手段と、前記第１フィルタリング手段を通過したメモリアクセス要求を前記管理情報に基づいてフィルタリングする第２フィルタリング手段と、前記第２フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段と、前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力を前記不揮発性メモリのチップセレクト信号入力端子に出力する論理和演算回路と、前記情報処理装置の起動モードがメンテナンスプログラムを用いて前記管理情報の更新または前記第１記憶領域内の情報の更新を行うためのメンテナンスモードであるか否かを判定し、前記起動モードが前記メンテナンスモードではない場合には、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定し、前記起動モードが前記メンテナンスモードである場合、前記アクセス制御情報を前記レジスタに設定せずに前記メンテナンスプログラムを前記中央処理装置によって実行する制御手段とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、マスタそれぞれに対応する不揮発性メモリ内の記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、あるマスタから他のマスタの情報または管理情報を必要に応じてアクセスすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。まず、図１を参照して、本発明の一実施形態に係る情報処理装置の構成を説明する。この情報処理装置は、例えば、パーソナルコンピュータ、サーバのようなコンピュータ、または各種電子機器に内蔵される組み込みシステムとして実現される。この情報処理装置は、マスタ１１、フィルタ１２、不揮発性メモリ１３、不揮発性メモリコントローラ１４、および論理和演算回路１７を備えている。マスタ１１は、不揮発性メモリ１３をアクセス可能なデバイス（バスマスタとも云う）であり、各種演算処理の実行やデバイスの制御を行う。マスタ１１となるのは、例えば、中央処理装置（ＣＰＵ）、ＬＡＮコントローラ、マネジメントエンジン（ＭＥ）等である。マネジメントエンジン（ＭＥ）は、例えば、バス間の相互接続、各種Ｉ／Ｏデバイスとの通信等、を実行するデバイスである。マスタ１１は、情報処理装置に複数設けられる。つまり、情報処理装置は、第１のマスタ１１１、第２のマスタ１１２、……、第ｍのマスタ１１３を備える。情報処理装置に複数設けられるマスタ１１は、不揮発性メモリ１３を共有して使用する。各マスタ１１は、不揮発性メモリ１３に対してリード要求またはライト要求を発行し、マスタ１１における処理に必要な命令群やデータの読み込み、および処理結果に基づく書き込みを行う。不揮発性メモリ１３は、情報処理装置の電源を切った状態でも記録された情報を保持することができるメモリである。不揮発性メモリ１３には、管理情報、各マスタにおける処理に必要な命令群やデータ、および基本入出力プログラム（ＢＩＯＳ）が格納される。管理情報は、不揮発性メモリ１３を共有して使用するマスタ１１について、各マスタからアクセス可能な領域に関する情報を保持している。また、情報処理装置が複数の不揮発性メモリ１３を有する場合には、不揮発性メモリの個数や各不揮発性メモリの容量および転送速度の情報も保持する。
【００１５】
ＢＩＯＳは、情報処理装置に接続されたディスクドライブやキーボード、ビデオカードなどの周辺機器を制御するためのプログラム群である。つまり、これらの周辺機器に対する基本的な入出力手段をＯＳやアプリケーションプログラムに提供する。
【００１６】
不揮発性メモリ１３は、例えば、論理的に２つの不揮発性メモリとして扱われる。すなわち、不揮発性メモリ１３は物理的には一個のメモリであるが、論理的には第１のメモリアドレス空間に割り当てられた第１の不揮発性メモリおよび第２のメモリアドレス空間に割り当てられた第２の不揮発性メモリとして扱われる。不揮発性メモリ１３は、さらにチップセレクト信号（ＣＳ＃）入力端子２０１を備える。なお、情報処理装置が物理的に複数の不揮発性メモリを備える場合、これら複数の不揮発性メモリを連結して、連続するアドレス空間に配置することができる。このため、不揮発性メモリが一つである場合にも、また複数である場合にも、不揮発性メモリ内の記憶領域を連続する単一のアドレス空間として扱うことができる。
【００１７】
不揮発性メモリ１３が割り当てられる第１のメモリアドレス空間は、複数のマスタ１１にそれぞれ対応する複数のリージョン（記憶領域）に分割して使用される。また、各リージョンは、開始アドレスと終了アドレスにより指定される。各リージョンには、複数のマスタ１１のうちの一つのマスタからのアクセス権（リード権およびライト権）が設定される。
【００１８】
このような不揮発性メモリ１３の構成情報、および各マスタから各リージョンに対するアクセス権の情報は、管理情報として不揮発性メモリ１３自体に格納される。
【００１９】
すなわち、第１のメモリアドレス空間においては、各マスタに対応するリージョンと管理情報を格納するためのリージョンとが定義され、且つリージョン毎に当該リージョンをアクセス可能なマスタが管理情報によって規定されている。
【００２０】
第２のメモリアドレス空間は第１のメモリアドレス空間に後続するメモリアドレス空間であり、第１のメモリアドレス空間と同じサイズを有している。本実施形態においては、第２のメモリアドレス空間は、ＣＰＵのような特定のマスタが不揮発性メモリ１３内の全てのリージョンを自由にアクセスすることを許可するためのメモリアドレス空間として使用される。
【００２１】
フィルタ１２は、情報処理装置の起動の都度設定が可能なレジスタの情報に従って、各マスタ１１からの不揮発性メモリ１３に対するメモリアクセス要求（リード要求またはライト要求）をフィルタリングする。フィルタリングはメモリアクセス要求を許可または禁止する処理である。許可されたメモリアクセス要求はフィルタ１２を通過するが、禁止されたメモリアクセス要求はフィルタ１２を通過しない。
【００２２】
フィルタ１２は、複数あるマスタ１１それぞれに対して設けられる。つまり、第１のマスタ１１１からの要求をフィルタリングする第１のフィルタ１２１、第２のマスタ１１２からの要求をフィルタリングする第２のフィルタ１２２、……、第ｍのマスタ１１３からの要求をフィルタリングする第ｍのフィルタ１２３が設けられる。
【００２３】
不揮発性メモリコントローラ１４は、各マスタ１１から不揮発性メモリ１３へのリード要求およびライト要求のうち、フィルタ１２を通過した要求について制御する。不揮発性メモリコントローラ１４は、フィルタ１５およびアービタ１６を備えている。
【００２４】
フィルタ１５は、不揮発性メモリ１３に格納された管理情報に従って、各マスタ１１からのリード要求またはライト要求のうちフィルタ１２を通過した要求に対するフィルタリングを行う。なお、外部からの入力であるオーバーライド入力がある場合にはフィルタリングを行わず、各マスタ１１からの要求をそのままアービタ１６に伝える。
【００２５】
フィルタ１５もフィルタ１２と同様に、複数あるマスタ１１それぞれに対して設けられる。つまり、第１のフィルタ１２１を通過した第１のマスタ１１１からのメモリアクセス要求をフィルタリングする第１のフィルタ１５１、第２のフィルタ１２２を通過した第２のマスタ１１２からのメモリアクセス要求をフィルタリングする第２のフィルタ１５２、……、第ｍのフィルタ１２３を通過した第ｍのマスタ１１３からのメモリアクセス要求をフィルタリングする第ｍのフィルタ１５３が設けられる。
【００２６】
アービタ１６は、フィルタ１２およびフィルタ１５を通過した各マスタ１１からのメモリアクセス要求を調停する。
【００２７】
各マスタ１１からのメモリアクセス要求は第１メモリアドレス空間または第２メモリアドレス空間内に属するメモリアドレスを含むが、アービタ１６は、このメモリアドレスをデコードして、該メモリアドレスに対応する不揮発性メモリを決定する。
【００２８】
アービタ１６は、例えば、第１のチップセレクト信号（ＣＳ１＃）出力部２０２と第２のチップセレクト信号（ＣＳ２＃）出力部２０３を備える。
【００２９】
アービタ１６は、マスタ１１からのメモリアクセス要求によって指定されるメモリアドレスを、不揮発性メモリ１３が接続されたメモリバス上に出力する。この場合、メモリバス上に出力されるメモリアドレスは、マスタ１１からのメモリアクセス要求に含まれるメモリアドレスの下位ビット部である。この下位ビット部は不揮発性メモリ１３のメモリサイズに対応するアドレス部である。
【００３０】
アービタ１６はさらに、このメモリアドレスをデコードして対応する不揮発性メモリを決定し、第１のチップセレクト信号（ＣＳ１＃）出力部２０２と第２のチップセレクト信号（ＣＳ２＃）出力部２０３のうち対応するチップセレクト信号出力部からチップセレクト信号を発生する。具体的には、メモリアドレスが第１のメモリアドレス空間に属するならば、アービタ１６は、第１のチップセレクト信号を発生する。一方、メモリアドレスが第２のメモリアドレス空間に属するならば、アービタ１６は、第２のチップセレクト信号を発生する。
【００３１】
論理和演算回路１７は、第１のチップセレクト信号と第２のチップセレクト信号との論理和を算出する。この論理和出力は、接続された不揮発性メモリ１３のチップセレクト信号入力端子２０１に入力される。第１のチップセレクト信号出力部２０２、および第２のチップセレクト信号出力部２０３から出力される信号がＨｉｇｈアクティブである場合、論理和演算回路１７はＯＲゲートにより構成される。一方、第１のチップセレクト信号出力部２０２、および第２のチップセレクト信号出力部２０３から出力される信号がＬｏｗアクティブである場合、論理和演算回路１７はＡＮＤゲートにより構成される。なお、図１では、Ｌｏｗアクティブである場合について示している。
【００３２】
これにより、物理的には一つである不揮発性メモリ１３を、論理的に二つの第１の不揮発性メモリおよび第２の不揮発性メモリとして使用することができる。つまり、不揮発性メモリ１３が、第１のメモリアドレス空間に割り当てられた第１の不揮発性メモリとしても、第２のメモリアドレス空間に割り当てられた第２の不揮発性メモリとしてもアクセスできるようになる。
【００３３】
チップセレクト信号入力部２０１にチップセレクト信号が入力された時、不揮発性メモリ１３は、アクティブ状態となる。不揮発性メモリ１３は、アービタ１６から出力されたメモリアドレスに対応する記憶領域（リージョン）からのデータの読み出しまたは当該記憶領域（リージョン）へのデータの書き込みを行う。
【００３４】
一方、図２は通常の情報処理装置の構成例を示す。通常は、第１のチップセレクト信号（ＣＳ１＃）および第２のチップセレクト信号（ＣＳ２＃）は物理的に異なる不揮発性メモリにそれぞれ接続される。すなわち、第１のチップセレクト信号出力部２０２から出力された第１のチップセレクト信号（ＣＳ１＃）は、第1の不揮発性メモリ１３１のチップセレクト信号入力部２０１に入力される。一方、第２のチップセレクト信号出力部２０３から出力された第２のチップセレクト信号（ＣＳ２＃）は、第２の不揮発性メモリ１３２のチップセレクト信号入力部２０４に入力される。
【００３５】
図３は本実施形態に係る情報処理装置の具体的な構成の例を示したブロック図である。この情報処理装置は、ＣＰＵ２１、ＬＡＮコントローラ２５、マネジメントエンジン（ＭＥ）２３１を備えるものである。これらＣＰＵ２１、ＬＡＮコントローラ２５、マネジメントエンジン（ＭＥ）２３１の各々はマスタとして機能する。不揮発性メモリ１３は、ＣＰＵ２１、ＬＡＮコントローラ２５、およびマネジメントエンジン２３１にそれぞれ対応するリージョンを有している。ＣＰＵ２１、ＬＡＮコントローラ２５、およびマネジメントエンジン２３１はそれぞれ、この対応するリージョンにのみアクセスすることができる。
【００３６】
情報処理装置は、ＣＰＵ２１、ノースブリッジ２２、サウスブリッジ２３、メモリ２４、ＬＡＮコントローラ２５、および不揮発性メモリ１３を備えている。
【００３７】
ＣＰＵ２１は各種プログラムを実行するプロセッサである。ＣＰＵ２１は、各種演算処理を実行すると共に、情報処理装置内の各デバイスを制御する。
【００３８】
ＣＰＵ２１は、ノースブリッジ２２に接続される。ノースブリッジ２２はＣＰＵ２１のプロセッサバスとサウスブリッジ２３との間を相互接続するブリッジデバイスである。ノースブリッジ２２は、メインメモリをアクセス制御するメモリコントローラを内蔵している。
【００３９】
メモリ２４は、ＣＰＵ２１によって実行される、オペレーティングシステムおよびアプリケーションプログラムを格納するためのメインメモリである。メモリ２４は、ノースブリッジ２２に接続されている。
【００４０】
サウスブリッジ２３は、ノースブリッジ２２、ＬＡＮコントローラ２５、および不揮発性メモリ１３に接続されている。サウスブリッジ２３は、ノースブリッジ２２、ＬＡＮコントローラ２５、および不揮発性メモリ１３を相互に接続してデータの受け渡しを行うブリッジデバイスである。
【００４１】
サウスブリッジ２３は、マネジメントエンジン（ＭＥ）２３１を備えている。
【００４２】
マネジメントエンジン２３１はサウスブリッジ２３の動作を制御すると共に、サウスブリッジ２３に接続された各デバイスとの入出力を制御する。図１のフィルタ１２および不揮発性メモリコントローラ１４はサウスブリッジ２３内に設けられている。
【００４３】
ＬＡＮコントローラ２５は、情報処理装置をＬＡＮへ接続するための制御を行う装置である。ＬＡＮコントローラ２５は、サウスブリッジ２３に接続されている。ＬＡＮコントローラ２５は、サウスブリッジ２３を介して、ＣＰＵ２１、メモリ２４、および不揮発性メモリ１３とのデータの受け渡しを行う。
【００４４】
不揮発性メモリ１３は、情報処理装置の電源を切った状態でも記録された情報を保持することができる。不揮発性メモリ１３は、サウスブリッジ２３に接続されている。不揮発性メモリ１３は、サウスブリッジ２３を介して、ＣＰＵ２１、メモリ２４、およびＬＡＮコントローラ２５とのデータの受け渡しを行う。
【００４５】
不揮発性メモリ１３は、リージョンと呼ばれるアドレスで指定された記憶領域に分割される。不揮発性メモリ１３には、管理情報、各マスタにおける処理に必要な命令群やデータ、およびＢＩＯＳが格納され、これらの情報は、指定されたリージョンに記録される。
【００４６】
次に、不揮発性メモリ１３に設定されるリージョンについて説明する。以下では、第ｍのマスタ１１３がＣＰＵ２１であるものとする。またm=４である場合を想定する。
【００４７】
図４は、不揮発性メモリ１３に設定される通常のリージョン３１の例を示したものである。図４における不揮発性メモリ１３は、物理的にも論理的にも一つの不揮発性メモリであるものとする。
【００４８】
図４に示す例では、第１のリージョン３１１に管理情報が格納され、以降のリージョンは対応するマスタがそれぞれ参照および更新を行う領域となる。すなわち、第１のリージョン３１１は管理情報を格納する記憶領域であり、第２のリージョン３１２は第１のマスタ１１１に対応する記憶領域、第３のリージョン３１３は第２のマスタ１１２に対応する記憶領域、……、第５のリージョン３１５は第４のマスタに対応する領域となる。なお、ＣＰＵ２１である第４のマスタに対応する第５のリージョン３１５は、ＢＩＯＳが格納されるＢＩＯＳリージョンである。
【００４９】
また、各マスタは対応付けられたリージョンにのみアクセス可能で、他のマスタに対応付けられたリージョンに対してアクセスすることはできない。したがって、ＢＩＯＳリージョン（第５のリージョン３１５）は、ＣＰＵ２１からのみアクセス可能なリージョンである。
【００５０】
図５は、図４の第１のリージョン３１１に格納される管理情報の例を示したものである。管理情報には、リージョンを定義する設定情報４１として、不揮発性メモリ１３に設定されるリージョンの開始アドレスと終了アドレス、そして各マスタからのリードアクセス権およびライトアクセス権の有無が記述される。さらに、管理情報には、不揮発性メモリの構成情報４２として、情報処理装置が備える不揮発性メモリの個数、各不揮発性メモリの容量および転送速度等の不揮発性メモリの構成に関する情報が記述される。
【００５１】
例えば、管理情報が格納される第１のリージョン３１１には、この管理情報を保護するため、すべてのマスタに対してリードアクセス権およびライトアクセス権を与えないことが記述されている。第２のリージョン３１２以降のリージョンについては、対応するマスタに対してリードアクセス権およびライトアクセス権が与えられている。例えば、第２のリージョン３１２には第１のマスタ１１１からのリードアクセス権およびライトアクセス権が与えられている。
【００５２】
図６は、本実施形態において、物理的には一つの不揮発性メモリを論理的に二つの不揮発性メモリとして扱う場合に設定されるリージョンの例を示したものである。つまり、物理的に一つの不揮発性メモリ１３を論理的に二つの第１の不揮発性メモリおよび第２の不揮発性メモリとして扱う。
【００５３】
第２の不揮発性メモリは、第１の不揮発性メモリのシャドウとして用いられる。すなわち、第２の不揮発性メモリに割り当てられた第２のメモリアドレス空間は、第１のメモリアドレス空間に割り当てられた第１の不揮発性メモリの内容を参照または更新するためのメモリアドレス空間として用いられる。この第２のメモリアドレス空間に対するアクセス権は、ＣＰＵ２１のような特定のマスタにのみ与えられている。
【００５４】
具体的には、第１の不揮発性メモリには、図４に示した不揮発性メモリ１３と同様のリージョンが設定される。第１のリージョン５２１に管理情報が格納され、以降のリージョンは複数あるマスタ１１がそれぞれ参照および更新を行う領域となる。すなわち、第１のリージョン５２１は管理情報を格納する記憶領域であり、第２のリージョン５２２は第１のマスタ１１１に対応する記憶領域、第３のリージョン５２３は第２のマスタ１１２に対応する記憶領域、……、第５のリージョン５２５は第４のマスタに対応する記憶領域となる。第１のマスタ１１１がＬＡＮコントローラ２５であるならば、第２のリージョン５２２には例えばＭＡＣアドレスが格納される。第２のマスタ１１２がマネージメントコントローラ２３１であるならば、第３のリージョン５２３にはマネージメントコントローラ２３１によって実行されるプログラム（ファームウェア）が格納される。なお、ＣＰＵ２１である第４のマスタに対応する第５のリージョン５２５は、ＢＩＯＳが格納されるＢＩＯＳリージョンである。
【００５５】
各マスタは、対応付けられたリージョンにのみアクセス可能で、他のマスタに対応付けられたリージョンに対してアクセスすることはできない。すなわち、管理情報は、第１のリージョン５２１に対する各マスタからのアクセスの禁止を示す情報と、第２のリージョン５２２に対する第１のマスタ１１１のみからのアクセスの許可を示す情報と、第３のリージョン５２３に対する第２のマスタ１１２のみからのアクセスの許可を示す情報と、……、第５のリージョン５２５に対する第４のマスタのみからのアクセスの許可を示す情報と、第１メモリアドレス空間に後続する第２メモリアドレス空間に割り当てられた第２の不揮発性メモリに対する第４のマスタのみからのアクセスの許可を示す情報とを含む。
【００５６】
上述したように、本実施形態では、チップセレクト信号ＣＳ＃１，ＣＳ＃２の論理和出力が不揮発性メモリ１３に供給されるので、第１の不揮発性メモリが割り当てられた第１のメモリアドレス空間および第２の不揮発性メモリが割り当てられた第２のメモリアドレス空間のどちらからも不揮発性メモリ１３を参照・更新することができる。
【００５７】
したがって、第２の不揮発性メモリには、第１の不揮発性メモリと同様のリージョンが論理的に設定されることになる。第１のリージョン５３１は管理情報を格納する記憶領域であり、第２のリージョン５３２は第１のマスタ１１１に対応する記憶領域、第３のリージョン５３３は第２のマスタ１１２に対応する記憶領域、……、第５のリージョン５３５（ＢＩＯＳリージョン）は第４のマスタ（ＣＰＵ２１）に対応する記憶領域となる。
【００５８】
ただし、第２の不揮発性メモリはＣＰＵ２１である第４のマスタのみがアクセス可能な記憶領域である。したがって、第１のメモリアドレス空間内のアドレス範囲(0028_0000h〜003F_FFFFh)と、これに後続する第２のメモリアドレス空間内の全てのアドレス範囲(0040_0000h〜007F_FFFFh)が第５のリージョン５３５（ＢＩＯＳリージョン）として使用される。もしＣＰＵ２１が第１のメモリアドレス空間内に属するメモリアドレスを使用して不揮発性メモリ１３に対するメモリアクセス要求を発行した場合には、不揮発性メモリ１３内の第５のリージョン５２５に対するアクセスのみがＣＰＵ２１に許可される。一方、もしＣＰＵ２１が第２のメモリアドレス空間内に属するメモリアドレスを使用して不揮発性メモリ１３に対するメモリアクセス要求を発行した場合には、不揮発性メモリ１３内の全てのリージョンに対するアクセスがＣＰＵ２１に許可される。
【００５９】
図７は、本実施形態における不揮発性メモリ１３を論理的に二つの不揮発性メモリとして不揮発性メモリコントローラ１４に認識させるための管理情報の例を示したものである。この管理情報には、リージョンの設定情報６１として、不揮発性メモリ１３に設定されるリージョンの開始アドレスと終了アドレス、そして各マスタからのリードアクセス権およびライトアクセス権の有無が記述される。第５のリージョンの開始アドレスは0028_0000h、第５のリージョンの終了アドレスは007F_FFFFhである。
【００６０】
さらに、管理情報には、不揮発性メモリの構成情報６２として、情報処理装置が備える不揮発性メモリの個数、各不揮発性メモリの容量および転送速度等の不揮発性メモリの構成に関する情報が記述される。本実施形態では、不揮発性メモリ１３と同じメモリサイズの別の不揮発性メモリがあたかも存在しているかのように不揮発性メモリコントローラ１４に認識させるために、構成情報６２には、不揮発性メモリの個数が２、第１の不揮発性メモリの容量が４ＭＢ、第２の不揮発性メモリの容量が４ＭＢ、という情報が記述される。
【００６１】
この管理情報を参照することにより、不揮発性メモリコントローラ１４は、マスタ１１からのメモリアドレスが、８ＭＢの連続するメモリアドレス空間の中の前半の４ＭＢのメモリアドレス空間に属する場合、第１の不揮発性メモリを選択するための第１のチップセレクト信号を発生する。一方、マスタ１１からのメモリアドレスが、８ＭＢの連続するメモリアドレス空間の中の後半の４ＭＢのメモリアドレス空間に属する場合には、不揮発性メモリコントローラ１４は、第２の不揮発性メモリを選択するための第２のチップセレクト信号を発生する。後半の４ＭＢのメモリアドレス空間に対するアクセスが許可されているマスタはＣＰＵ２１のみである。したがって、ＣＰＵ２１は、必要に応じて後半の４ＭＢのメモリアドレス空間を使用して不揮発性メモリ１３をアクセスすることにより、他のマスタに対応するリージョンまたは管理情報が格納されたリージョンを参照・更新することができる。
【００６２】
次に、不揮発性メモリ１３の管理情報を更新する際の処理について説明する。
【００６３】
ＣＰＵ２１がアクセス可能なＢＩＯＳリージョン５２５に格納されたＢＩＯＳは、情報処理装置の起動モードの種類に応じて異なる処理を行う。起動モードの種類には、通常起動モードとメンテナンスモードとがある。
【００６４】
通常起動モードの場合、シャドウ（第２の不揮発性メモリ）側に論理的に存在する管理情報および各マスタに対応する情報は保護される。つまり、第２メモリアドレス空間に対するアクセスは禁止される。
【００６５】
一方、メンテナンスモードの場合、シャドウに存在する管理情報および各マスタの情報は保護されない。ＢＩＯＳは、メンテナンスプログラムをロードし、その正当性確認をした上で、メンテナンスプログラムに制御を渡す。メンテナンスプログラムは、第２のメモリアドレス空間に属するメモリアドレスを用いて、管理情報の更新および他の各マスタの情報の更新を行う。
【００６６】
このような起動モードの種類に基づいて管理情報等の保護と更新を行う処理について、図８のフローチャートを参照して説明する。
【００６７】
情報処理装置が電源オンされた時、ＣＰＵ２１は、まず、ＢＩＯＳを実行する。そして、ＣＰＵ２１は、起動モードの種類がメンテナンスプログラムを用いて管理情報の更新またはＣＰＵ以外の他のマスタの情報（ファームウェア、ＭＡＣアドレス、等）の更新を行うためのメンテナンスモードであるか否かを判定する（ステップＳ１０１）。例えば、起動時にキーボード上の特定のキーが押された場合にはメンテナンスモードであるといった判定を行う。
【００６８】
起動モードがメンテナンスモードである場合（ステップＳ１０１のＹｅｓ）、ＣＰＵ２１はメンテナンスプログラムを例えばフレキシブルディスク、ＵＳＢメモリといった外部記憶装置からメモリ２４へロードする（ステップＳ１０２）。次に、ＣＰＵ２１は、ロードしたメンテナンスプログラムの正当性を確認するための検証処理を実行する（ステップＳ１０３）。この検証処理では、例えば、署名検証などが行われる。メンテナンスプログラムの正当性が確認された場合（ステップＳ１０４のＹｅｓ）、ＣＰＵ２１は、メンテナンスプログラムを実行する（ステップＳ１０５）。メンテナンスプログラムは、シャドウ側のメモリアドレス空間（第２のメモリアドレス空間）に属するメモリアドレスを用いて、メモリアクセス要求を発行する。このメモリアクセス要求はフィルタ１２３，フィルタ１５３を通過する。アービタ１６は、第２のチップセレクト信号を発生すると共に、メモリアクセス要求に含まれるメモリアドレスをメモリバス上に出力する。したがって、メンテナンスプログラムは、管理情報の更新またはＣＰＵ以外の他のマスタの情報を更新することができる。
【００６９】
起動モードが通常起動モードである場合（ステップＳ１０１のＮｏ）、またはメンテナンスプログラムの正当性が確認できなかった場合（ステップＳ１０４のＮｏ）、ＣＰＵ２１は、シャドウ側のメモリアドレス空間の使用を禁止することによって、管理情報およびＣＰＵ以外の他の各マスタの情報を保護する操作を行う（ステップＳ１０６）。ステップＳ１０６においては、ＣＰＵ２１は、第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を、フィルタ１２が参照するレジスタに対して設定する。具体的には、ＣＰＵ２１に対応するフィルタ１２３に対応するレジスタに対して、第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を設定すればよい。この場合、必ずしも第２メモリアドレス空間全体に対するアクセスを禁止する必要はなく、例えば、シャドウ側のＢＩＯＳリージョンに対応するアドレス範囲(0068_0000h〜007F_FFFFh)に対するアクセスは禁止しなくても良い。
【００７０】
これにより、管理情報および他のマスタの情報に対するアクセスは禁止され、悪意のあるユーザによって管理情報および他のマスタの情報が参照・更新されることを回避できる。
【００７１】
最後に、ＣＰＵ２１は、通常起動時に行われる処理と同様の処理、例えば、オペレーティングシステムをブートする処理を実行する（ステップＳ１０７）。
【００７２】
以上説明したように、本実施形態によれば、マスタそれぞれに対応する不揮発性メモリ内の記憶領域の独立性を維持でき、且つオーバーライド入力を用いずに、あるマスタから他のマスタの情報または管理情報を必要に応じてアクセスすることができる。さらに、オーバーライド入力を用いずに、ソフトウェアのみで不揮発性メモリ１３に格納された管理情報や他のマスタの情報を更新することができる。従来、不揮発性メモリ１３の管理領域等を更新するためには、情報処理装置本体から基板を取り外してオーバーライド入力を行うか、ＢＩＯＳ ＲＯＭを交換するといった方法がとられていた。本実施形態では、これらの作業を行う必要がなく、ソフトウェアのみで管理情報を更新できるため、不揮発性メモリ１３の保守コストを削減することができる。
【００７３】
なお、本実施形態では、オーバーライド入力を用いることなく管理情報等に対する書き込み保護を解除することが出来るので、情報処理装置内のシステム基板からオーバーライド入力用のピンを削除することもできる。この場合、不揮発性メモリコントローラ１４が内蔵されたＬＳＩ，つまりサウスブリッジ２３が、ＢＧＡタイプのパッケージを有するものであれば、例えば、オーバーライド入力用のテストピンを直接的にグラウンド端子に接続し、テストピンに接続された配線を基板上のアクセス可能領域に導出しないようにしてもよい。
【００７４】
また、本実施形態は一つのＣＰＵを含む複数のマスタを備える例について説明したが、一つのＣＰＵとＣＰＵ以外の一つのマスタによる構成でもよい。さらに、本実施形態はＣＰＵを具備せず、ＣＰＵ以外の複数のマスタによる構成でもよい。この場合、複数のマスタのうちいずれか一つのマスタは、第１のメモリアドレス空間において当該マスタに割り当てられるリージョンに加えて、第２のメモリアドレス空間にもアクセスすることができる。つまり、このマスタには、第２のメモリアドレス空間に論理的に設定される全てのリージョンに対するリードアクセス権およびライトアクセス権が与えられる。
【００７５】
また本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態に係る情報処理装置の構成を示すブロック図。
【図２】通常の情報処理装置の構成を示すブロック図。
【図３】同実施形態に係る情報処理装置の具体的な構成例を示すブロック図。
【図４】不揮発性メモリに設定される通常のリージョンの例を示す図。
【図５】図４に示したリージョンに対応する管理情報の例を示す図。
【図６】同実施形態に係る不揮発性メモリに設定されるリージョンの例を示す図。
【図７】図６に示したリージョンに対応する管理情報の例を示す図。
【図８】同実施形態に係る情報処理装置によって実行される起動処理の手順を示すフローチャート。
【符号の説明】
【００７７】
１１…マスタ、１２…フィルタ、１３…不揮発性メモリ、１４…不揮発性メモリコントローラ、１５…フィルタ、１６…アービタ、１７…論理和演算回路、２１…ＣＰＵ、２４…メモリ。
【特許請求の範囲】
【請求項１】
第１マスタおよび第２マスタと、
第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記第１マスタによって使用される情報を格納する第２記憶領域、および前記第２マスタによって使用される情報を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記第１マスタおよび前記第２マスタの各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記第１マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記第２マスタのみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記第２マスタのみからのアクセスを許可する情報とを含む、不揮発性メモリと、
前記第１マスタまたは前記第２マスタから発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を前記管理情報に基づいてフィルタリングするフィルタリング手段と、
前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段とを具備し、前記第２のマスタが前記第２のメモリアドレス空間を介して前記第１記憶領域または前記第２記憶領域をアクセスできるように、前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力が前記不揮発性メモリのチップセレクト信号入力端子に接続されていることを特徴とする情報処理装置。
【請求項２】
所定のレジスタに設定されるアクセス制御情報に従って、前記第２マスタからの前記第２メモリアドレス空間に対するアクセスを禁止するアクセス制御手段をさらに具備し、
前記第２マスタは中央処理装置（ＣＰＵ）であり、前記第２マスタは、前記情報処理装置の起動モードがメンテナンスプログラムを用いて前記管理情報の更新または前記第１記憶領域内の情報の更新を行うためのメンテナンスモードであるか否かを判定し、前記起動モードが前記メンテナンスモードではない場合には、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定することを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記第２マスタは、前記情報処理装置の起動モードが前記メンテナンスモードである場合、前記メンテナンスプログラムの正当性を確認するための検証処理を実行し、前記メンテナンスプログラムの正当性が確認された場合、前記メンテナンスプログラムを実行し、前記メンテナンスプログラムの正当性が確認されなかった場合、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定することを特徴とする請求項２記載の情報処理装置。
【請求項４】
前記メンテナンスプログラムは、前記第２メモリアドレス空間を介して前記不揮発性メモリをアクセスすることによって、前記管理情報の更新または前記第１記憶領域内の情報の更新を行うように構成されていることを特徴とする請求項２記載の情報処理装置。
【請求項５】
マスタと、
中央処理装置と、
第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記マスタによって使用される情報を格納する第２記憶領域、および前記中央処理装置によって実行される基本入出力プログラム（ＢＩＯＳ）を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記マスタおよび前記中央処理装置の各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記中央処理装置のみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記中央処理装置のみからのアクセスを許可する情報とを含む、不揮発性メモリと、
前記マスタまたは前記中央処理装置から発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を所定のレジスタに設定されるアクセス制御情報に基づいてフィルタリングする第１フィルタリング手段と、
前記第１フィルタリング手段を通過したメモリアクセス要求を前記管理情報に基づいてフィルタリングする第２フィルタリング手段と、
前記第２フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段と、
前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力を前記不揮発性メモリのチップセレクト信号入力端子に出力する論理和演算回路と、
前記情報処理装置の起動モードがメンテナンスプログラムを用いて前記管理情報の更新または前記第１記憶領域内の情報の更新を行うためのメンテナンスモードであるか否かを判定し、前記起動モードが前記メンテナンスモードではない場合には、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定し、前記起動モードが前記メンテナンスモードである場合、前記アクセス制御情報を前記レジスタに設定せずに前記メンテナンスプログラムを前記中央処理装置によって実行する制御手段とを具備することを特徴とする情報処理装置。
【請求項１】
第１マスタおよび第２マスタと、
第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記第１マスタによって使用される情報を格納する第２記憶領域、および前記第２マスタによって使用される情報を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記第１マスタおよび前記第２マスタの各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記第１マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記第２マスタのみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記第２マスタのみからのアクセスを許可する情報とを含む、不揮発性メモリと、
前記第１マスタまたは前記第２マスタから発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を前記管理情報に基づいてフィルタリングするフィルタリング手段と、
前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段とを具備し、前記第２のマスタが前記第２のメモリアドレス空間を介して前記第１記憶領域または前記第２記憶領域をアクセスできるように、前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力が前記不揮発性メモリのチップセレクト信号入力端子に接続されていることを特徴とする情報処理装置。
【請求項２】
所定のレジスタに設定されるアクセス制御情報に従って、前記第２マスタからの前記第２メモリアドレス空間に対するアクセスを禁止するアクセス制御手段をさらに具備し、
前記第２マスタは中央処理装置（ＣＰＵ）であり、前記第２マスタは、前記情報処理装置の起動モードがメンテナンスプログラムを用いて前記管理情報の更新または前記第１記憶領域内の情報の更新を行うためのメンテナンスモードであるか否かを判定し、前記起動モードが前記メンテナンスモードではない場合には、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定することを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記第２マスタは、前記情報処理装置の起動モードが前記メンテナンスモードである場合、前記メンテナンスプログラムの正当性を確認するための検証処理を実行し、前記メンテナンスプログラムの正当性が確認された場合、前記メンテナンスプログラムを実行し、前記メンテナンスプログラムの正当性が確認されなかった場合、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定することを特徴とする請求項２記載の情報処理装置。
【請求項４】
前記メンテナンスプログラムは、前記第２メモリアドレス空間を介して前記不揮発性メモリをアクセスすることによって、前記管理情報の更新または前記第１記憶領域内の情報の更新を行うように構成されていることを特徴とする請求項２記載の情報処理装置。
【請求項５】
マスタと、
中央処理装置と、
第１メモリアドレス空間に割り当てられ、管理情報を格納する第１記憶領域、前記マスタによって使用される情報を格納する第２記憶領域、および前記中央処理装置によって実行される基本入出力プログラム（ＢＩＯＳ）を格納する第３記憶領域を含む不揮発性メモリであって、前記管理情報は、前記第１記憶領域に対する前記マスタおよび前記中央処理装置の各々からのアクセスを禁止する情報と、前記第２記憶領域に対する前記マスタのみからのアクセスを許可する情報と、前記第３記憶領域に対する前記中央処理装置のみからのアクセスを許可する情報と、前記第１メモリアドレス空間に後続し且つ前記第１メモリアドレス空間と同じサイズを有する第２メモリアドレス空間に割り当てられた別の不揮発性メモリに対する前記中央処理装置のみからのアクセスを許可する情報とを含む、不揮発性メモリと、
前記マスタまたは前記中央処理装置から発行される、前記第１メモリアドレス空間および前記第２メモリアドレス空間に対するメモリアクセス要求を所定のレジスタに設定されるアクセス制御情報に基づいてフィルタリングする第１フィルタリング手段と、
前記第１フィルタリング手段を通過したメモリアクセス要求を前記管理情報に基づいてフィルタリングする第２フィルタリング手段と、
前記第２フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第１メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第１のチップセレクト信号を発生すると共に、前記メモリアクセス要求によって指定されるメモリアドレスを、前記不揮発性メモリが接続されたメモリバス上に出力し、前記フィルタリング手段を通過したメモリアクセス要求によって指定されるメモリアドレスが前記第２メモリアドレス空間内に属する場合、前記不揮発性メモリを選択するための第２のチップセレクト信号を発生すると共に前記メモリアクセス要求によって指定されるメモリアドレスを前記メモリバス上に出力するメモリアクセス手段と、
前記第１のチップセレクト信号と前記第２のチップセレクト信号との論理和出力を前記不揮発性メモリのチップセレクト信号入力端子に出力する論理和演算回路と、
前記情報処理装置の起動モードがメンテナンスプログラムを用いて前記管理情報の更新または前記第１記憶領域内の情報の更新を行うためのメンテナンスモードであるか否かを判定し、前記起動モードが前記メンテナンスモードではない場合には、前記管理情報および前記第１記憶領域内の情報を保護するために前記第２メモリアドレス空間に対するアクセスの禁止を示すアクセス制御情報を前記レジスタに設定し、前記起動モードが前記メンテナンスモードである場合、前記アクセス制御情報を前記レジスタに設定せずに前記メンテナンスプログラムを前記中央処理装置によって実行する制御手段とを具備することを特徴とする情報処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−９４５４（Ｐ２０１０−９４５４Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１７０１７０（Ｐ２００８−１７０１７０）
【出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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