【課題】発振回路からの基準クロックを供給し続けなくても、ＰＬＬ回路からの所定のクロックの出力を継続させることができるようにする。
【解決手段】電圧信号Ｖ０に応じた周波数の動作クロックＣＫを生成する電圧制御発振器３と、動作クロックから比較クロックＣＫｒを生成する分周回路４と、比較クロックを発振回路１の基準クロックＣＫ０と位相比較して位相比較信号Ｓ１を生成する位相比較器５と、位相比較信号を第１の電圧信号Ｖ１に変換するローパスフィルタ７と、第１の電圧信号から第２の電圧信号Ｖ２を生成する電圧制御回路８と、第１の電圧信号と第２の電圧信号の一方を選択して電圧制御発振器３へ出力する選択回路９と、選択回路９に初期には第１の電圧信号を選択させ、電圧制御回路８が第２の電圧信号を生成した後は、選択回路に第２の電圧信号を選択させるとともに、発振回路１の動作を停止させる制御手段（ＣＰＵ）１０を備える。 （もっと読む）

【課題】半導体集積回路上の各機能ブロックが自由に電源電圧、システムクロック周波数を時間軸において変えて、しかも、相互にデータを交換できること。
【解決手段】半導体集積回路装置１００は、第１の機能ブロック１１０が、機能ブロック内の回路に供給する第１のシステムクロックを発生する第１のクロック発生回路１１１と、第１のシステムクロックによりデータを読み出し／書き込みする第１の内部メモリ１１２と、第１のシステムクロックと第２のシステムクロックとを選択し、該選択したクロックを第１の内部メモリ１１２に供給するセレクタ１１３とを有する。第１の内部メモリ１１１に供給されるクロックには、第１のシステムクロックと第２のシステムクロックからセレクタ１１３により選択された一のクロックが支給される。 （もっと読む）

【課題】メモリクロック信号を送信するための、方法および回路を提供する。
【解決手段】メモリ装置において、第１のクロック信号および第２のクロック信号を受信する工程を含む。上記第１のクロック信号の周波数は、上記第２のクロック信号の周波数より小さくてもよい。上記方法は、さらに、上記第２のクロック信号を用いる２以上の各データアクセス動作を実行する工程を含む。上記２以上の各データアクセス動作の１つは、読み出し動作を含んでもよい。また、上記２以上の各データアクセス動作の１つは、書き込み動作を含んでもよい。また、上記方法は、上記第１のクロック信号を用いるコマンド処理動作を実行する工程を含んでもよい。 （もっと読む）

【課題】クロック信号発生方法及び装置、それを利用したクロック周波数制御方法及び装置を提供する。
【解決手段】平均的に目標周波数となるように基準クロック信号からの除去する特定の周期当たりクロックパルスの個数を決定するステップと、決定された特定の周期当たりクロックパルスの個数を除去するためのマスキングパターンを生成させるステップと、マスキングパターンを利用して、基準クロック信号の一部クロックパルスを除去して目標周波数のクロック信号を生成させるステップと、を含むことを特徴とするクロック信号発生方法である。 （もっと読む）

【課題】電源電圧が変動してもスキューやデューティ変動の生じにくい多相式のＤＬＬ回路を提供する。
【解決手段】分周信号ＣＫ１の遅延量を調整する遅延調整回路１１１と、分周信号ＣＫ２の遅延量を調整する遅延調整回路１１２と、遅延調整回路１１１，１１２の出力を合成することにより内部クロックＬＣＬＫを生成し、これを正規パス１３１に供給する合成回路１２１と、遅延調整回路１１１の出力を受け、これをレプリカパス１３２に供給するクロックドライバ１２２と、遅延調整回路１１２の出力を受けるクロックドライバ１２３とを備え、クロックドライバ１２２，１２３が実質的に同一の回路構成を有している。これにより、電源電圧が変動した場合であっても、その影響が各分周信号に対してほぼ均等となる。このため、電源変動によるＤＬＬ回路の機能低下を防止することが可能となる。 （もっと読む）

【課題】ＤＤＲ／ＤＤＲ１／ＬＰＤＤＲ ＳＤＲＡＭの動作クロックの切り替わりに応じてデータ・ストローブ信号ＤＱＳの位相を好適に調整する。
【解決手段】メモリ・コントローラは、動作周波数レンジの異なる複数のＤＬＬを備え、動作周波数毎にＤＬＬを選択的に使用して動作周波数レンジを切り替えることによって、ＳＤＲＡＭの広い動作クロック範囲に対応する。また、ＤＬＬの他に１以上のＤＬも備え、ＤＬを使用して位相調整を行なうモードと、ＤＬＬを使用して位相調整を行なうモードを有し、ＳＤＲＡＭを低速動作で使用するときには、ＤＬＬを使用せずにＤＬモードで動作させて、消費電力を削減する。 （もっと読む）

Ｉ^２Ｃクロック生成器を、多様な方法を用いてインプリメントする。そのような方法の１つを使用して、Ｉ^２Ｃバス上のクロック信号(110)を制御するためのステートマシンに配置される論理回路を用いる方法をインプリメントする。ステートマシンの第１の状態(202)は、クロックストレッチング遅延を実行するか否かを判定する。ステートマシンの第２の状態(206)は、前記Ｉ^２Ｃバスが、標準クロックモードにおいてか、または、他の複数の高速クロックモードのうちの１つで動作するように設定されているか否かを判定する。ステートマシンの第３の状態(210)は、クロック信号を一方の２値論理状態で駆動させる前に、クロック信号を、約０．５マイクロ秒以上で、約２．５マイクロ秒未満の間、他方の２値論理状態で駆動させ、そして、クロック信号を、約０．５マイクロ秒以上で、約２．５マイクロ秒未満の間、前記一方の２値論理状態のままにする。
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【課題】ＳＳＣ機能のオン・オフを制御可能とし、周波数の過渡的な変化なしに、ＳＳＣ機能のオン・オフの滑らかな遷移を可能とする装置の提供。
【解決手段】入力クロック信号を入力し、位相の可変制御する位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器４に対して位相制御信号を生成する制御回路３に、カウント動作の停止を制御するカウント動作制御信号を出力するカウント動作制御回路３１を備える。カウント動作制御回路３１は、カウンタ２２、２３のカウント値２６、２７を入力し、ＳＳＣ制御端子８から供給される制御信号が停止を示し、カウンタ２２、２３のカウント値２６、２７がともに初期値（＝０）であるときに、カウント動作制御信号３２をカウント停止を示す値に設定する。 （もっと読む）

【課題】 動作状態が切り替わる場合においても電源電圧の変動幅が予め定められた範囲を超えない技術を提供する。
【解決手段】 制御装置は、同一の電源より供給される駆動電圧を入力し、クロック信号に基づいて演算処理を行う複数の演算手段と、クロック信号を出力する出力手段と、前記出力手段により出力される前記クロック信号を前記複数の演算手段へ供給する供給手段と、を備え、前記供給手段は、前記駆動電圧の変動幅が予め定められた範囲を超えないように、前記複数の演算手段への前記クロック信号の供給を制御する。 （もっと読む）

【課題】演算回路に対する汎用的な動作速度の制御を行うことができる動作速度制御プログラム、動作速度制御装置、動作速度制御方法を提供する。
【解決手段】少なくとも一つの演算回路（ＶＬＤ／ＩＱ部１１、ＩＤＣＴ部１２、ＭＣ部１３）であって、その入出力側の少なくともいずれか一方側に設けられた少なくとも一つのバッファ１０ａ，１０ｂ，１０ｃ，１０ｄを有する演算回路の動作速度の制御をコンピュータに実行させる動作速度制御プログラムであって、演算回路の処理状態による影響を受けるバッファの状態をバッファ状態値として取得するバッファ状態取得ステップと、バッファ状態取得ステップにより取得されたバッファ状態値に基づいて、演算回路の動作速度に影響を与えるパラメータである動作速度パラメータの設定を行う動作速度パラメータ設定ステップとをコンピュータに実行させる。 （もっと読む）

【課題】省電力モードを備えた電子機器において、省電力モード時に、遠隔制御装置からの制御信号や、強制自動スイッチの状態信号を受け付けると共に、これらを制御する電子機器を提供する。
【解決手段】制御手段に、遠隔制御装置からの制御信号や、強制自動スイッチの状態信号を起動信号として接続すると共に、リモコン受信回路で受信した起動信号と機器外部から入力した起動信号とに対応して省電力モードを一括管理する状態判断モードを設ける。また、状態判断モードは、起動信号の有効確認ステップ11と、電子機器の制御対象ブロックの停止を表す複数の省電力モード移行条件満足確認ステップ12と、この２つのステップの条件が満たされた時に省電力モードへ移行するステップ14とを備える構成にする。 （もっと読む）

【課題】接触式インタフェース、非接触式インタフェースを介した駆動切り替え時の電源の瞬断やクロック信号の歯抜け等による誤作動の発生を防止し信頼性を向上させ、さらに消費電力を抑制できる近接通信用パッシブモジュールとして機能する近接通信用データ処理装置を提供する。
【解決手段】有線インタフェース回路３の接続端子が有線機器へ接続されたか否かを判定回路２３により検出することで非接触単独モードと非接触・接触共用モードの設定、切り替えを行い、前記各モードと、無線インタフェース回路２、有線インタフェース回路３およびコントロール部４の各回路ブロックとに応じて、電源をＲＦ電源と外部電源から選択し、またクロックをＲＦクロックと外部クロックから選択し、電源とクロックの供給を制御する。 （もっと読む）

【課題】 外部信号を用いずにクロック信号のデューティを正確に測定及び補正する。
【解決手段】 半導体装置２０には、半導体集積回路としてのデューティ測定・補正回路１及びＰＬＬ回路４が設けられている。デューティ測定・補正回路１は、デューティ測定回路部２及びデューティ補正回路部３から構成され、デューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路の遅延時間が補正前クロック信号ＣＬＫＡのデューティとして、デューティ測定回路部２で測定される。このとき、デューティ測定回路部２の遅延回路と対をなすデューティ補正回路部３の遅延回路が選択されて、補正前クロック信号ＣＬＫＡのデューティがデューティ補正回路部３で補正される。 （もっと読む）

【課題】ＣＣＤセンサーからの画像データを処理する画像処理回路において、各モジュールが処理を行わなくてもよい期間に、該当モジュールに対するクロックの供給を停止させ、クロックラインで発生する消費電流を低減する。
【解決手段】画像処理を行う各モジュール内で有効データの期間を判断し有効データを処理するために必要な期間にクロック要求信号を出力するクロック要求信号出力回路と、各モジュールからのクロック要求信号がアクティブになっている期間に対応するモジュールにクロックを供給するクロックジェネレータとを備え、各モジュールが必要とする期間だけクロックを供給する。 （もっと読む）

【課題】 複数の発振器を内蔵したマイクロコンピュータにおいて、再起動時の安定動作を実現する。
【解決手段】 本発明のシステムクロック生成回路は、複数のクロック信号からシステムクロックを選択するためのシステムクロック選択信号と、書き込み信号によって所望の動作状態が格納され、格納された動作状態に基づいてシステムクロック選択信号が出力される動作状態設定レジスタ１５と、動作状態設定レジスタ１５に格納された動作状態を保持し、リセット信号が入力された時に、システムクロック選択信号が初期化されないように、保持していた動作状態を動作状態設定レジスタ１５へ出力する動作状態保持レジスタ１６を有する。 （もっと読む）

【課題】通常時の基準クロックより周波数の低い１本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。
【解決手段】ディレイ・ライン回路１０１は、遅延量を変更可能であり、基準クロック信号ＲＣＬＫに遅延を与えることができる。位相比較回路１０２は、基準クロック信号ＲＣＬＫとディレイ・ライン回路１０１の出力信号との間又は基準クロック信号ＲＣＬＫより周波数の低い試験クロック信号ＴＣＬＫとディレイ・ライン回路１０１の出力信号との間の位相差を検出可能である。また、制御回路１０３は、位相比較回路１０２の検出結果に応じて制御信号を出力し、ディレイ・ライン回路１０１の遅延量を制御する。さらに、ディレイ・ライン回路１０１に対して、ディレイ・ライン回路１０１の出力信号と基準クロック信号ＲＣＬＫとのいずれかを選択して入力できるよう構成されている。 （もっと読む）

【課題】多相出力発振回路を備える位相遅延回路は、その多相出力発振回路の位相ジッタが遅延回路の遅延時間に影響が及ぶ。
【解決手段】遅延ロックループ回路は、第１の遅延ロックループ回路と、第２の遅延ロックループ回路と、入力信号遅延回路とを具備し、入力信号遅延回路は、入力信号に遅延を与えて出力する。第１の遅延ロックループ回路は、基準クロックに同期し、基準クロックを遅延させて複数の位相信号を出力する第１の遅延線回路を備える。第２の遅延ロックループ回路は、基準クロックを入力し、複数の位相信号に基づいて生成される目標位相信号に同期するように遅延量が制御される第２の遅延線回路と、遅延量が固定されている第１の固定遅延回路とを備える。入力信号遅延回路は、第２の遅延線回路の遅延量に等しい遅延量に制御され、入力信号に遅延を与えて出力する第３の遅延線回路を備える。 （もっと読む）

【課題】実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くする。
【解決手段】所定数のフリップ・フロップ（FF）を含む領域G1〜G8を２つの群に群分けする。このとき、境界線の横切るデータ接続経路の数が最小となるようにする。ここでは、データ接続経路A1、A2を横切るようにすると、境界線が横切るデータ接続経路数が２で最小となる。さらに、領域G1〜G4、領域G5〜G8を群分けした後に、クロックツリー合成（CTS）を行う。このようにしてクロック構成を行うことにより、実際のデバイス上でのクロックスキューの増大を抑制し、オンチップばらつき耐性を強くすることができる。 （もっと読む）

【課題】発生器クロックを供給するクロック発生器を提供する。
【解決手段】クロック発生器は、クロック分配網へ、第１のクロックを供給する第１のクロック源、及び少なくとも間接的に電源に従う周波数を有する第２のクロックを供給する第２のクロック源を有する。クロック発生器は、第２のクロックが第１のクロックより進んでいる場合、発生器クロックとして第１のクロックを、第２のクロックが第１のクロックより遅れている場合、第２のクロックを選択的に供給する。 （もっと読む）

【課題】 信号間における伝達時間のバラツキが大きい場合であっても、ホストコントローラ及びメモリカード間の通信速度を高速化することができるメモリカード用レベルシフタを提供する。
【解決手段】 ホストコントローラから入力されたクロック信号を電圧変換し、メモリカードへ出力する電圧変換部２５と、メモリカードから入力されたデータ信号を電圧変換し、ホストコントローラへ出力する電圧変換部２４と、電圧変換部２５による電圧変換後のクロック信号を電圧変換し、リターンクロック信号としてホストコントローラへ帰還させるリターンクロック生成手段とを備え、リターンクロック生成手段が、リターンクロック信号を帰還させる際に当該リターンクロック信号を遅延させるとともに、遅延量が調整可能であるように構成される。 （もっと読む）