【課題】遅延固定ループでコース遅延時間とファイン遅延時間とを別に制御して、高周波数動作を行うと共に、ジッタを低減できる遅延固定ループを提供すること。
【解決手段】プリ遅延ラインとポスト遅延ラインとを直列に接続して、各々のコース遅延を有し、立ち上がりクロックと立下りクロックとの位相比較により、遅延ラインの動作を制御する遅延ライン制御部を備え、デューティーサイクル補正動作の開始時、２つのファイン遅延の動作タイミングを異なるように制御し、プリ遅延ラインの補正に関する情報をポスト遅延ラインに出力して、ポスト遅延ラインで２回の遅延補正が可能なようにすることによって、デューティー補正速度を向上させることができるようにする。 （もっと読む）

【課題】 電源投入時に動作する初期化処理回路をなくしたまたはその回路規模を小さくしたリコンフィグ可能な集積回路装置を提供する。
【解決手段】 コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において，リコンフィグ可能な複数のプロセッサエレメントと，プロセッサエレメント間を任意の状態で接続するプロセッサエレメントネットワークとを有するリコンフィグ回路ユニット(10)と，プロセッサエレメントとプロセッサエレメントネットワークにコンフィグレーションデータ(CD）を供給して，リコンフィグ回路ユニットを任意の状態に構築するコンフィグレーション制御部(11)とを有する。そして，電源投入時の外部リセット解除信号に応答して，リコンフィグ回路ユニット内の少なくとも一部が初期化回路状態に構築され，当該初期化回路の動作完了後の内部リセット解除信号に応答して，コンフィグレーション制御部がコンフィグレーションデータの供給を開始する。 （もっと読む）

【課題】 電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 （もっと読む）

【課題】 電子機器内部の複数の機能ブロックの合計消費電力を許容電力以下に抑えつつ、電子機器の処理速度を向上させる電力管理回路、及び電子回路を提供する。
【解決手段】 複数の機能ブロック６、７、８の電力を管理する電力管理回路２であって、複数の機能ブロック６、７、８のそれぞれは、状態遷移により変化する複数の動作状態で動作し、状態遷移を要求する状態遷移要求信号９を電力管理回路２に出力して電力管理回路２からの状態遷移に対する許可を受けた場合に動作状態が遷移し、電力管理回路２は、状態遷移要求信号９に基づいて、複数の機能ブロックの状態遷移後の合計消費電力値である遷移後消費電力値１３を算出する算出部３と、遷移後消費電力値１３が所定の許容電力値５以下の場合に、状態遷移要求信号９に基づく状態遷移を許可する許可部４を備える電力管理回路２により、電子機器の許容電力を超えることなく、動作速度を向上させる。 （もっと読む）

【課題】 クロックにより駆動される電子機器及びクロック供給方法に関し、省電力機能を有効に活用できる電子機器及びクロック供給方法を提供することを目的とする。
【解決手段】 クロックにより割込要求を発生するとともに、動作する第１のデバイスには、制御されないクロックを供給し、クロックにより動作する第２のデバイスには、動作状態に応じて制御されるクロックを供給する。 （もっと読む）

【課題】ビット間スキューを補償するべく高性能ディジタルシステム内で高速並列相互接続を経由して自動スキュー除去同調および整列を実施するシステムに関し、より高い精度でより広い入力値範囲にわたり、かつ、より広い温度範囲にわたって動作可能な、より単純でより頑強なスキュー除去システムを実現する。
【解決手段】自動スキュー除去同調および整列手順を実施するために、ＶＤＬを使用するのではなく、レジスタおよびマルチプレクサ等のディジタル素子を用いる。さらに、各相互接続上の信号の１〜４の展開を行う。このシステムは、スキュー除去制御機構（１３５）および複数のスキュー除去サブシステム（１９２，１９０）を含む。該スキュー除去制御機構は、各相互接続上のスキューを補正するのに必要とされる遅延の量を計算し、各相互接続の受信端にある各上記スキュー除去サブシステムに対して異なる（または適切な）遅延値を供給する。 （もっと読む）

【課題】
ソフトウェア上の処理が簡略化され、コストの低減を図ることが可能なクロック補正回路を提供すること。
【解決手段】
本発明に係るクロック補正回路は、メインクロックＡと、メインクロックＡよりも周波数が低いサブクロックＢとが入力され、メインクロックＡの周波数の誤差を補正して出力するクロック補正回路であって、サブクロックＢの１周期に含まれるメインクロックＡのパルス数をカウントするパルス数カウンタ２０１と、パルス数カウンタ２０１がカウントしたパルス数と予め定められた基準パルス数とを用いて補正情報を算出する演算部２０３と、補正情報に基づいてクロック補正信号を出力する休止信号カウンタ２０４と、クロック補正信号に基づいてメインクロックＡの出力を補正するゲート２０５とを有する。 （もっと読む）

【課題】 複数の演算ユニットの内、動作を停止させる一部の演算ユニットに対するクロック信号の供給を停止することが出来る簡易且つ小型のプロセッサを提供する。
【解決手段】 本発明のプロセッサは、複数の演算ユニットについてそれぞれ動作を停止させるか否かを表わす値が格納される命令マスクレジスタ152、該命令マスクレジスタ152に格納されている値に基づいて複数の演算ユニットの一部の演算ユニットの動作を停止させる命令発行回路151、及び該命令マスクレジスタ152に格納されている値に基づいて動作を停止させる一部の演算ユニットに対するクロック信号の供給を停止させるクロック制御回路155を具えている。 （もっと読む）

【課題】 １つの機能マクロに相当する回路を複数のチップに分割して実現する場合に、複数のチップに分割することで発生するスキューを自動で調整し、回路全体として正しく動作できるようにする。
【解決手段】 １つの機能マクロを構成する機能回路を分割して複数のチップに実装するとともに、基準となるクロック信号を基に位相が互いに異なる複数の内部クロック信号を生成して、選択した内部クロック信号を用いて行うテスト動作の結果に基づいてチップ内の機能回路に供給するクロック信号の位相を調整するようにして、位相が互いに異なる複数の内部クロック信号のなかから最適な位相のクロック信号を得て、複数のチップに分割することで発生するスキューを自動で調整し、回路全体として正しく動作できるようにする。 （もっと読む）

【課題】装置の処理を中断することなく自動的にバックアップ用のクロック分配系に切り替えることのできる、クロック切り替え装置及びクロック切り替え方法を提供する。
【解決手段】第１のクロック分配系CIN0のあるクロックパルスT0とその１周期前のクロックパルスT0’の位相を合わせる第１の検出用位相調整手段1と、クロックパルスT0とT0’の論理レベル(HIGH/LOW)が一致しているかどうかチェックし、不一致の場合ALM0をHIGHにする第１の異常検出手段2と、第２のクロック分配系CIN1のあるクロックパルスT1とその１周期前のクロックパルスT1’の位相を合わせる第２の検出用位相調整手段3と、切替信号生成手段6と、切替手段7を有する。 （もっと読む）

【課題】 電源電圧が低下した場合でも電源線の終端側に配置されている回路の動作を極力維持し、必要に応じて周辺回路の動作状態をより柔軟に選択できるマイクロコンピュータを提供する。
【解決手段】 マイクロコンピュータ１１において、ＲＯＭ１３に、ＣＰＵ１２にクロック制御処理を実行させるためのサブルーチンプログラム１３ａを記憶させ、電圧低下検出回路１７が電源線２１の終端部において電源電圧Ｖｃｃの低下を検出すると、クロック回路１６を介してＣＰＵ１２に供給されるクロック信号の周波数を分周させると共に、周辺回路１４，１５に夫々供給されているクロック信号の供給を停止させる。そして、ＣＰＵ１２がサブルーチンプログラム１３ａを実行することで、周辺回路１５に対するクロック信号の供給を再開させる。 （もっと読む）

本発明の実施形態は、回路へのクロック分布を制御するための技術である。スケジューラ２１０は、回路の状態ステータスに従って回路内の複数のクロック分布領域（ＣＫＤＯＭ）へクロック信号のクロック分布のシーケンスをスケジュールする。コントローラ２５０は、スケジュールされたシーケンスに従ってＣＫＤＯＭへのクロック分布を有効にすることを制御する。

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【課題】 従来は、一方のクロックをインバータにより極性反転して他方のクロックを生成して２相のクロックを得るようにしているため、２相のクロックが両方共にハイレベルである期間が存在することがあり、誤動作する可能性がある。
【解決手段】 ２相のクロックＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２で動作するシフトレジスタの初段のフリップフロップＦ１１のデータ入力端子に、設定データＤ［１］〜Ｄ［Ｎ］のうちの奇数番目のデータをシリアルに入力し、シフトさせて格納する。その後、別のクロックである設定信号ＳＥＲＥＮをハイレベルにして奇数番目のデータをフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]に転送して格納する。続いて、偶数番目のデータをシフトレジスタに入力して格納した後、ＳＥＲＥＮをローレベルにして偶数番目のデータをフリップフロップＦ２２、Ｆ２４、・・・、Ｆ２ｎに転送して格納する。 （もっと読む）

【課題】同期回路を含む電子機器の電池電圧が低下してきた場合に、その電子機器の動作維持に対応できる上に、その構成が簡易であるクロック発生回路の提供。
【解決手段】カウンタ回路１４は、基準クロック発生回路１１からの基準クロックＳＣＬＫの１周期内において、リングオシレータ１３からのパルスＲＣＬＫをカウントする。ここで、このパルスＲＣＬＫの周波数は、電源３の電圧値を反映させたものとなり、そのカウント値もそれを反映させたものとなる。分周制御回路１５は、カウンタ回路１４のカウント値に従って、クロック分周回路１２の分周比を設定する。クロック分周回路１２は、その設定された分周比に応じて、基準クロック発生回路１１からの基準クロックＳＣＬＫを分周させて、その周波数を低下させる。 （もっと読む）

【課題】ゲーテッドクロック機能を有し、トランジスタの経時劣化に起因するクロックスキューを抑制できるクロック供給回路を提供する。
【解決手段】クロックゲート回路ＧＣにおけるセレクタ３１はイネーブル信号ＥＮがハイレベルのときクロック信号を通過させ、イネーブル信号ＥＮがローレベルのときトグルフリップフロップ２１の出力信号を通過させる。トグルフリップフロップ２１はイネーブル信号ＥＮが立ち上がり遷移をするごとに記憶値を反転させて出力する。イネーブル信号ＥＮがローレベルに変化するたびにバッファ１５，１６及びフリップフロップＦ３，Ｆ４の論理レベルはローレベル固定状態とハイレベル固定状態とに交互に切り替えられる。ハイレベル固定期間とローレベル固定期間が同じとみなせ、バッファ１３，１４とバッファ１５，１６のＮＢＴＩによる遅延劣化の影響は等しくなり、クロックスキューを抑制できる。 （もっと読む）

【課題】 初期段階での外部デバイスの検査でも、外部デバイスの検査を的確に実施すること。
【解決手段】 ＢＩＳＴ回路１０７の外部デバイス１０２の出力応答を読み出すためのクロックに、クロックの位相を自動調整するクロック位相調整部１１０を具備する。クロック位相調整部１１０がＢＩＳＴ回路１０７による外部デバイス１０２の検査の前に、ＣＬＫ生成部１０３からのクロックの位相を自動調整して位相を設定することで、最適なクロックの位相を設定することが可能となる。これにより、検査初期におけるＢＩＳＴ回路１０７による外部デバイス１０２の的確な検査を可能にする。
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【解決手段】性能を改善するために、電子部品と集積回路とを備えた電子デバイスの周波数を適応させることに関するシステム及び技術が開示される。この集積回路は、周波数プランのセットを決定する。プランのそれぞれは、電子デバイスが動作する周波数のセットのうちの１つと、遅延範囲最大合格値の分布に対応する。電子部品との通信に基づいて、集積回路は、好適な周波数プランを実施する。 （もっと読む）

【課題】消費電流を低減し、動作周波数の限界がそれほど高くない場合でもレイアウトパターンサイズが大きくならない半導体装置を提供する。
【解決手段】クロック切換レジスタ１０が、マイクロコンピュータ１Ａに電源が投入されると設定値が初期化され、クロック切換回路７が、マイクロコンピュータ１Ａに電源が投入されると、クロック切換レジスタ１０の初期化された値に応じて、発振回路６からのクロック信号を選択する。 （もっと読む）

【課題】クロックスキューの抑制と低電力化を同時に実現する半導体集積回路を提供する。
【解決手段】等長等段のクロックツリーと、クロック生成部１０１とブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４の間が最短で接続されるように構成した最短のクロックツリーを設ける。各遅延調整回路１１４は、遅延調整時に、等長等段のクロックツリーにより伝播される動作クロック信号と最短のクロックツリーにより伝播される動作クロック信号の間の位相差を記憶する。そして、通常動作時に、この記憶した位相差を基に、最短のクロックツリーにより伝播される動作クロック信号の位相を等長等段のクロックツリーにより伝播される動作クロック信号の位相に合わせる遅延調整を行って、この遅延調整した動作クロック信号をブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４の順序回路へ供給する。 （もっと読む）

クロック信号（１１８）が論理回路内の入力部、中間ノード、出力部あるいはそれらの組合せなどのステージの所望の変化を生成しない場合に、論理回路へのクロック信号変化の通過を阻止することによってディジタル論理回路の電力消費を低減するための方法および回路（１１０）が説明されている。一例として、クロック信号を受け取っても所与のセットの論理入力が出力の変化状態をもたらさない場合、入ってくるクロックが阻止される。他の例として、入力信号が出力信号と整合しており、クロックの変化を受け取ってもラッチ出力に所望の状態変化が生成されない場合、入ってくるクロックがデータフリップ−フロップ（２２０）内で阻止される。本発明は、ゲート容量の非生産的な充電および放電の対象になることが少ない、より低電力の組合せ論理回路ステージおよび／または順序論理回路ステージの生成に利用することができる。
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