位相同期ループ回路及び位相同期方法
【課題】 電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ回路及び位相同期方法に関するものである。
【背景技術】
【０００２】
図１Ａは、従来の位相同期ループの構成の一例を示す図であって、位相同期ループは位相周波数検出器ＰＦＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＦ１４、電圧制御発振器ＶＣＯ１６、１つ以上の分周器１８−１、１８−２、及び／または１つ以上の分周器２０で構成されている。
【０００３】
位相周波数検出器ＰＦＤ１０は、外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの間の位相差に応答してＵＰ信号またはＤＯＷＮ信号を発生することができる。外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より先行すると、ＵＰ信号（アップ信号）が活性化されることになり、外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より遅れると、ＤＯＷＮ信号（ダウン信号）が活性化される。
【０００４】
電荷ポンプＣＰ１２及び／またはループフィルタＬＦ１４は活性化されたＵＰ信号に応答して制御電圧Ｖｃのレベルを上げることができ、活性化されたＤＯＷＮ信号に応答して制御電圧Ｖｃのレベルを下げることができる。
【０００５】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚであるとき、２ＧＨｚの周波数を有する１つ以上の最終内部クロック信号を作るために従来の電圧制御発振器ＶＣＯ１６はそれぞれが４ＧＨｚの周波数を有する２個のクロック信号ＣＬＫ、ＣＬＫＢを発生することができる。分周器１８−１はクロック信号ＣＬＫを分配してそれぞれが２ＧＨｚの周波数を有する２個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０を発生することができる。分周器１８−２は反転されたクロック信号ＣＬＫＢを分配してそれぞれが２ＧＨｚの周波数を有する２個のクロック信号ＩＣＬＫ９０、ＩＣＬＫ２７０を発生することができる。
【０００６】
分周器２０は内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０の１つを受信して外部クロック信号ＥＣＬＫの周波数と同じ１ＧＨｚの周波数を有する分配されたクロック信号ＤＣＬＫを発生することができる。
【０００７】
すなわち、外部クロック信号ＥＣＬＫの周波数よりも高い周波数を有する最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０を発生するために分周器２０が必要である。言い換えれば、位相同期ループＰＬＬは分周器２０を含まない場合には、最終内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数が外部クロック信号ＥＣＬＫの周波数と同一である。しかし、クロック信号ＣＬＫ、ＣＬＫＢのそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数の４倍を有しなければならなく、外部クロック信号ＥＣＬＫの周波数の２倍の周波数を有する最終内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０を発生する。
【０００８】
結局、従来の位相同期ループは電源電圧ＶＣＣが低いとき（例えば、２ＶＤＤ未満または１．８Ｖ以下のとき）、高周波数の内部クロック信号（例えば、４ＧＨｚ以上）を電圧制御発振器ＶＣＯから発生することは難しいという問題がある。また、従来の位相同期ループは複数の分周器によってさらに大きいチップ面積を有することとなる。
【０００９】
図１Ｂは、従来の位相同期ループの他の例の構成を示す図であって、図１Ｂの位相同期ループは図１Ａの構成と同様な構成要素を含み、１つ以上の分周器１８−１、１８−２及び１つ以上の分周器２０をさらに含む。図１Ｂの従来の位相同期ループは１つ以上の分周器１８−３、１８−４、１８−５、１８−６を含むことができる。図示されたように、クロック信号ＣＬＫ、ＣＬＫＢのそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数よりも８倍高い周波数であり、クロック信号ｉＣＬＫ０〜ｉＣＬＫ２７０のそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数よりも４倍高い周波数である。また、内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ３１５のそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数よりも２倍高い周波数である。
【００１０】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚであれば、クロック信号ＣＬＫ、ＣＬＫＢの周波数は８ＧＨｚであり、クロック信号ｉＣＬＫ０〜ｉＣＬＫ２７０の周波数は４ＧＨｚであり、内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ３１５の周波数は２ＧＨｚである。低い電源電圧（例えば、２ＶＤＤ未満）の状態において従来の電圧制御発振器ＶＣＯは８ＧＨｚの周波数を有する出力クロック信号ＣＬＫ、ＣＬＫＢを発生することができない。
【００１１】
図２は、従来の電圧制御発振器を示す図であり、例えば、図１Ａまたは１Ｂの電圧制御発振器ＶＣＯ１６を示すものである。従来の電圧制御発振器はループ状で構成された１つ以上のインバータＩ１、Ｉ２、Ｉ３を含む第１リングオシレータ１６−１、ループ状（例えば、第１リングオシレータ１６−１と同じ構成）に構成された１つ以上のインバータＩ４、Ｉ５、Ｉ６を含む第２リングオシレータ１６−２及びクロック信号ＣＬＫ、ＣＬＫＢをラッチするための１つ以上のインバータＩ７、Ｉ８を含むラッチ回路を含むことができる。
【００１２】
出力クロック信号ＣＬＫ／ＣＬＫＢの周波数は電圧Ｖｃのレベルに応答して制御され、制御電圧Ｖｃのレベルが増加すると出力クロック信号ＣＬＫ／ＣＬＫＢの周波数は増加し、制御電圧Ｖｃのレベルが減少すると出力クロック信号ＣＬＫ／ＣＬＫＢの周波数は減少する。
【００１３】
制御電圧Ｖｃのレベルが低すぎると（低い電源電圧が供給された場合）高周波数を有する出力クロック信号ＣＬＫ／ＣＬＫＢ（例えば、４ＧＨｚ以上）が発生できないという問題がある。
【００１４】
図３Ａは、従来の位相同期ループ、例えば、図１Ａの従来の位相同期ループの実施形態の動作を説明するための動作タイミング図である。
【００１５】
電圧制御発振器ＶＣＯ１６は外部クロック信号ＥＣＬＫの周波数より４倍高い周波数を有し１８０度の位相差を有する２個のクロック信号ＣＬＫ、ＣＬＫＢを発生することができる。内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数は外部クロック信号ＥＣＬＫの周波数より２倍高い周波数とすることができる。
【００１６】
図３Ａは、内部クロック信号ＩＣＬＫ０が外部クロック信号ＥＣＬＫに同期していることを示す図である。電源電圧が高いときには、すべての内部クロック信号が正常に発生できるが、電源電圧が低いときには、内部クロック信号が図３Ａのタイミング図に示されたように発生させることはできない。
【００１７】
図３Ｂは、従来の位相同期ループ、例えば、図１Ｂの従来の位相同期ループの一例の動作を示すタイミング図である。
【００１８】
電圧制御発振器ＶＣＯ１６は、外部クロック信号ＥＣＬＫの周波数より８倍高い周波数を有し、１８０度の位相差を有する２個のクロック信号ＣＬＫ、ＣＬＫＢを発生することができる。クロック信号ｉＣＬＫ０〜ｉＣＬＫ２７０のそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数より４倍高い周波数とすることができ、内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ３１５の周波数は外部クロック信号ＥＣＬＫの周波数より２倍高い周波数とすることができる。
【００１９】
図３Ｂは、内部クロック信号ＩＣＬＫ０が外部クロック信号ＥＣＬＫに同期することを示す図である。電源電圧が高いときには、すべての内部クロック信号は正常に発生することができるが、電源電圧が低いときには、内部クロック信号は図３Ｂのタイミング図に示されたように発生させることはできない。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の好適な実施形態は、信号の位相を同期する位相同期ループ回路及び方法を提供する。
【００２２】
本発明の好適な実施形態は、帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法を提供する。
【００２３】
本発明の好適な実施形態は、メモリセルアレイにデータを保存してメモリセルアレイからデータをリードするメモリ装置及び方法を提供する。
【００２４】
本発明の好適な実施形態は、複数のメモリ装置を備えるメモリにデータを保存し、メモリからデータをリードするメモリシステム及び方法を提供する。
【００２５】
本発明の好適な実施形態は、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法を提供する。
【００２６】
本発明の好適な実施形態は、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生するメモリセルアレイにデータを保存し、メモリセルアレイからデータをリードするメモリ装置及び方法を提供する。
【００２７】
本発明の好適な実施形態は、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する複数のメモリ装置を備えるメモリにデータを保存し、メモリからデータをリードするメモリシステム及び方法を提供する。
【００２８】
本発明の好適な実施形態は、少なくとも４個のループを含み複数の内部クロック信号を発生する帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法を提供する。
【００２９】
本発明の好適な実施形態は、少なくとも４個のループを含み複数の内部クロック信号を発生するメモリセルアレイにデータを保存し、メモリセルアレイからデータをリードするメモリシステム及び方法を提供する。
【００３０】
本発明の好適な実施形態は、少なくとも４個のループを含み複数の内部クロック信号を発生する複数のメモリ装置を備えるメモリにデータを保存し、メモリからデータをリードするメモリシステム及び方法を提供する。
【００３１】
本発明の好適な実施形態は、ハイパーリングオシレータ(ｈｙｐｅｒ ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ)を備える電圧制御発振器回路を含む位相同期ループ回路、メモリ装置、及びメモリシステムを提供する。
【００３２】
本発明の好適な実施形態は、電圧制御発振器回路が１つ以上のループ回路を含む位相同期ループ回路、メモリ装置、及びメモリシステムを提供する。
【００３３】
本発明の好適な実施形態は、少数の分周器または分周器がない位相同期ループ回路、メモリ装置、及びメモリシステムを提供する。
【００３４】
本発明の好適な実施形態は、少数の分周器が要求されるか、または分周器が不要であるため、チップ面積を減少できる位相同期ループ回路、メモリ装置及びメモリシステムを提供する。
【００３５】
本発明の好適な実施形態は、帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法と、メモリセルアレイにデータを保存してメモリセルアレイからデータをリードするメモリシステム及び方法と、電源電圧ＶＤＤのレベルが比較的に低いとき（例えば、２Ｖ未満）でも高周波数内部クロック信号（例えば、２ＧＨｚ以上）を発生することができる複数のメモリ装置を含むメモリにデータを保存してメモリからデータをリードするメモリシステム及び方法とを提供する。
【００３６】
本発明の好適な実施形態の位相同期ループ回路は、外部クロック信号と帰還クロック信号を受信して前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタ回路と、前記制御電圧を受信して少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを備える。
【００３７】
前記電圧制御発振器回路はハイパーリングオシレータを備える。
【００３８】
一実施形態の前記ループフィルタ回路は低域通過フィルタである。
【００３９】
他の実施形態の前記ループフィルタ回路はデジタルループフィルタ回路である。
【００４０】
さらに他の実施形態の前記ループフィルタ回路はアナログループフィルタ回路である。
【００４１】
前記電圧制御発振器回路は分周器を含まない。
【００４２】
本発明の好適な実施形態の帰還クロック信号の位相を外部クロック信号の位相に同期させる方法は、前記外部クロック信号と前記帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を出力し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、少なくともｎ（ｎは４より大きい整数）個の内部クロック信号を直接発生し、前記少なくともｎ個の内部クロック信号の少なくとも１つから前記帰還クロック信号を発生することを特徴とする。
【００４３】
本発明の好適な実施形態の位相同期ループ回路は、外部クロック信号と帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタ回路と、少なくとも４個のループを含み、前記制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路とを備える。
【００４４】
本発明の好適な実施形態に係る帰還クロック信号の位相を外部クロック信号の位相に同期させる方法は、前記外部クロック信号と前記帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、前記アップ信号に応答して制御電圧が増加して、前記ダウン信号に応答して前記制御電圧が減少し、各分離されたループから少なくともｎ（ｎは４以上の整数）個の内部クロック信号を発生することを特徴とする。
【００４５】
本発明の好適な実施形態のメモリ装置は、メモリセルアレイ、外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器を備える。
【００４６】
本発明の好適な実施形態のメモリシステムは複数のメモリ装置を備え、前記複数のメモリ装置のそれぞれがメモリセルアレイ、外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器を備えるメモリモジュールと、前記外部クロック信号を前記複数メモリ装置のそれぞれの位相同期ループ回路に供給し、命令信号及びアドレス信号を前記メモリモジュールに供給するメモリ制御器とを備える。
【発明の効果】
【００４７】
本発明の好適な位相同期ループ及び方法は、分周器を必要としないか、または少ない分周器を用いて電源電圧のレベルが低くでも高周波数の多様な数、すなわち２ｎ個に限らずｎ個のクロック信号を発生することが可能である。本発明の好適な実施の形態に係る位相同期ループ及び方法は、同一周波数の入力クロック信号に対して従来の位相同期ループ及び方法と同じ周波数の出力クロック信号を発生するために従来の位相同期ループ及び方法に比べて電圧制御発振器が低い制御電圧を利用して低い周波数のクロック信号を発生しても良いので電力消耗が少なくなる。
【発明を実施するための最良の形態】
【００４８】
以下に、添付した図面を参照しながら本発明の好適な実施の形態に係る位相同期ループ回路及び位相同期方法を説明する。
【００４９】
図４は、本発明の好適な一実施形態に係る位相同期ループを示す図であり、位相同期ループは位相周波数検出器ＰＦＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＦ１４、電圧制御発振器ＶＣＯ１６’、及び／または１つ以上の分周器２０で構成されている。電圧制御発振器ＶＣＯ１６’は電源電圧が比較的に低いとき（例えば、２Ｖ未満）でも図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する複数の高周波数の内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎ（例えば、２ＧＨｚ以上）を直接的に発生する。一実施形態において、電圧制御発振器ＶＣＯ１６’はハイパーリングオシレータで実施され、ハイパーリングオシレータは所定の位相差を有する複数の内部クロック信号（例えば、４個以上のクロック信号）を直接的に発生することができる。さらに、本発明の好適な実施形態に係る電圧制御発振器ＶＣＯは分周器、例えば分周器１８−１、１８−２及び／または２０を備えられなくても良いのでチップ面積を減少することができる。
【００５０】
図５Ａは本発明の好適な一実施形態に係る電圧制御発振器を示す図であり、電圧制御発振器は複数のインバータＩ１〜Ｉ６を含む。一実施形態において、第１ループ回路はインバータＩ４、Ｉ５、Ｉ２、Ｉ３を含み、第２ループ回路はインバータＩ１、Ｉ２、Ｉ３を含み、第３ループ回路はインバータＩ４、Ｉ６、Ｉ３を含む。内部クロック信号ＩＣＬＫ０はインバータＩ１、Ｉ５から発生するクロック信号の位相混合（ｐｈａｓｅ ｃｏｍｂｉｎａｔｉｏｎ）によって発生することができ、クロック信号ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は位相混合のような原理によって同様に発生することができる。一実施形態において、ノードＤの位相がノードＡの位相より９０度先に進行し、ノードＣの位相がノードＤの位相より９０度先に進行し、各ノードの位相は規則的な間隔を有するように決定することができる。
【００５１】
図５Ｂは、図５Ａの電圧制御発振器の等価図であり、複数のインバータＩ１〜Ｉ６及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を示す図である。図５Ａ及び図５Ｂの実施形態において、ノードＡ、Ｂのそれぞれは２個の入力Ｉ１、Ｉ５／Ｉ２、Ｉ６を受信し１つの出力Ｉ２／Ｉ３を出力する。また、ノードＣ、Ｄのそれぞれは１つの入力Ｉ３／Ｉ４を受信し２個の出力Ｉ１、Ｉ４／Ｉ５、Ｉ６を出力する。
【００５２】
図６Ａは、本発明の好適な他の実施形態に係る電圧制御発振器を示す図であり、電圧制御発振器は複数のインバータＩ１〜Ｉ８を含む。他の実施形態において、第１ループ回路はインバータＩ１、Ｉ２、Ｉ３、Ｉ４を含み、第２ループ回路はインバータＩ１、Ｉ２、Ｉ８を含み、第３ループ回路はインバータＩ３、Ｉ４、Ｉ７を含み、第４ループ回路はインバータＩ２、Ｉ３、Ｉ６を含み、第５ループ回路はインバータＩ７、Ｉ８を含み、第６ループ回路はインバータＩ５、Ｉ６を含み、第７ループ回路はインバータＩ１、Ｉ５、Ｉ４を含む。
【００５３】
図６Ｂは図６Ａの電圧制御発振器の他の図を示し、図６Ｃは図６Ａに示した電圧制御発振器の等価図を示す図であり、複数のインバータＩ１〜Ｉ８と内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を示している。図６Ａ、６Ｂの実施形態において、ノードＡ、Ｂ、Ｃ、Ｄのそれぞれは２個の入力Ｉ１、Ｉ６／Ｉ２、Ｉ７／Ｉ３、Ｉ５／Ｉ４、Ｉ８を入力し１つの出力Ｉ２／Ｉ３／Ｉ４／Ｉ１を出力する。
【００５４】
図７は、本発明の好適な実施形態に係る図６Ａの位相同期ループの動作を示すタイミング図である。図示したように、モード内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数は外部クロック信号ＥＣＬＫの周波数の２倍の周波数である。結果として、図６Ａの位相同期ループは電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器を用いず、図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する高周波数（例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）を発生することができる。
【００５５】
図８Ａは本発明の好適なさらに他の実施形態に係る電圧制御発振器を示す図であり、電圧制御発振器は複数のインバータＩ１〜Ｉ１０を含む。内部クロック信号ＩＣＬＫ０、ＩＣＬＫ７２、ＩＣＬＫ１４４、ＩＣＬＫ２１６、ＩＣＬＫ２８８は位相混合のような原理によって発生することができる。実施形態において、ノードＡ〜Ｅの位相は７２度ほどの差がある。
【００５６】
図８Ｂは図８Ａの電圧制御発振器の等価図であり、複数のインバータＩ１〜Ｉ１０及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ７２、ＩＣＬＫ１４４、ＩＣＬＫ２１６、ＩＣＬＫ２８８を示す。図８Ａ、８Ｂの実施形態において、ノードＡ〜Ｅのそれぞれは２個の入力Ｉ２、Ｉ６／Ｉ１、Ｉ１０／Ｉ５、Ｉ９／Ｉ４、Ｉ７／Ｉ３、Ｉ８を受信し２個の出力Ｉ３、Ｉ７／Ｉ２、Ｉ６／Ｉ１、Ｉ６／Ｉ５、Ｉ１０／Ｉ４、Ｉ９を出力する。
【００５７】
図９は本発明の好適な実施形態に係る図８Ａの位相同期ループの動作を示すタイミング図であり、図示したように５個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ７２、ＩＣＬＫ１４４、ＩＣＬＫ２１６、ＩＣＬＫ２８８の周波数は外部クロック信号ＥＣＬＫの周波数の２倍の周波数である。結果として、図８Ａの位相同期ループは電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器を用いずに高周波（数例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）を発生することができる。
【００５８】
図１０は本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価図であり、複数のインバータ、ノードＡ〜Ｆ、及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ６０、ＩＣＬＫ１２０、ＩＣＬＫ１８０、ＩＣＬＫ２４０、ＩＣＬＫ３００を示す。実施形態において、ノードＡ〜Ｆの位相は６０度ほどの差がある。図１０の実施形態において、ノードＡ〜Ｆのそれぞれは３個の入力を受信し２個の出力を出力する。
【００５９】
図１１は本発明の好適な実施形態に係る図１０の電圧制御発振器の動作を示すタイミング図である。内部クロック信号ＩＣＬＫ０、ＩＣＬＫ６０、ＩＣＬＫ１２０、ＩＣＬＫ１８０、ＩＣＬＫ２４０、ＩＣＬＫ３００は位相混合のような原理によって発生することができる。図示したように６個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ６０、ＩＣＬＫ１２０、ＩＣＬＫ１８０、ＩＣＬＫ２４０、ＩＣＬＫ３００の周波数は外部クロック信号ＥＣＬＫの周波数の２倍である。結果として、図１０の電圧制御発振器は電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器なしに高周波数（例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）の内部クロック信号を発生することができる。
【００６０】
図１２は本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価図であり、複数のインバータ、ノードＡ〜Ｈ、及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５を示す。実施形態において、ノードＡ〜Ｆの位相は相違することがあり、図１２の実施形態において、ノードＡ〜Ｈのそれぞれは４個の入力を受信し３個の出力を出力する。
【００６１】
図１３は本発明の好適な実施形態に係る図１２の電圧制御発振器の動作を示すタイミング図であり、内部クロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５が位相混合のような原理によって発生することができる。図示したように、８個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５の周波数は外部クロック信号ＥＣＬＫの周波数の２倍である。結果として、図１２の電圧制御発振器は電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器を用いず高周波数（例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）の内部クロック信号を発生することができる。
【００６２】
図４〜図１３に図示したように、電圧制御発振器ＶＣＯ及び本発明の好適な実施形態に係る位相同期ループはｎ（ｎは整数）個の内部クロック信号を発生することができる。上述したように、内部クロック信号は位相混合のような技術によって発生することができる。また内部クロック信号は規則的に分配される。
【００６３】
上述したように、本発明の好適な一実施形態において、位相同期ループは制御電圧を受信して少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接的に発生する電圧制御発振器を含むことができる。本発明の好適な他の実施形態において、電圧制御発生器回路はハイパーリングオシレータを含む。
【００６４】
本発明の好適な他の実施形態において、電圧制御発振器回路はｎ個の内部クロック信号を発生し、ｎ個の内部クロック信号の周波数は外部クロック信号の周波数の倍数であり、ｎ個の内部クロック信号の少なくとも１つは帰還クロック信号として用いられる。本発明の好適な他の実施形態において、倍数は４、８、または１６である。
【００６５】
本発明の好適な実施形態において、ループフィルタ回路は低域通過フィルタである。
【００６６】
本発明の好適な他の実施形態において、ｎ個の内部クロック信号を発生する電圧制御発振器はｎ個のノードを含み、位相混合によってｎ個の内部クロック信号のうち、少なくとも２個のクロック信号を発生する。
【００６７】
本発明の好適な他の実施形態において、ｎが４であるとき、電圧制御発振器回路の２個のノードは（ｎ／２）個の入力を受信し、電圧制御発振器回路の２個のノードは（ｎ／２）−１個の入力を受信する。本発明の好適な他の実施形態において、ｎは４より大きい偶数であり、電圧制御発振器回路の各ノードは（ｎ／２）個の入力を受信する。本発明の好適な他の実施形態において、ｎは４より大きい奇数であり、電圧制御発振器の各ノードは（ｎ−１）／２個の入力を受信する。本発明の好適な他の実施形態において、ｎは４より大きい偶数であり、ハイパーリングオシレータはｎ×（ｎ／２）個のインバータを含む。本発明の好適な他の実施形態において、ｎは４以上の奇数であり、ハイパーリングオシレータはｎ×（ｎ−１）／２個のインバータを含む。
【００６８】
本発明の好適な実施形態において、ｎ個のノードのそれぞれの位相は３６０／ｎほどの差を有する。
【００６９】
本発明の好適な実施形態において、ｎが４であると、ハイパーリングオシレータは４個のノード、６個のインバータ、及び少なくとも３個のループ回路、または４個のノード、８個のインバータ、及び少なくとも７個のループ回路を含む。
【００７０】
本発明の好適な他の実施形態において、ｎが５であれば、ハイパーリングオシレータは５個のノード、１０個のインバータ、及び少なくとも８個のループ回路を含む。
【００７１】
本発明の好適なさらに他の実施形態において、ｎが６であれば、ハイパーリングオシレータは６個のノード、１８個のインバータ、及び少なくとも８個のループ回路を含む。
【００７２】
本発明の好適なさらに他の実施形態において、ｎが８であれば、ハイパーリングオシレータは８個のノード、３２個のインバータ、及び少なくとも８個のループ回路を含む。
【００７３】
本発明の好適なさらに他の実施形態において、制御電圧は２Ｖより小さいか同じであり、例えば、１．８Ｖである。
【００７４】
本発明の好適なさらに他の実施形態において、ｎ個の内部クロック信号の少なくとも１つは外部クロック信号と同期する。
【００７５】
本発明の好適なさらに他の実施形態において、電圧制御発振器回路はｍ×ｎ個の内部クロック信号（ｍは２以上の整数）を発生し、ｍ×ｎ個の内部クロック信号の周波数は外部クロック信号の周波数の倍数であり、ｍ×ｎ個の内部クロック信号の少なくとも１つは帰還クロック信号を発生するために用いられる。本発明の他の実施形態において、倍数は４、８または１６である。
【００７６】
本発明の好適なさらに他の実施形態において、電圧制御発振器回路は制御電圧を受信し、ｎ個の中間内部クロック信号を発生する電圧制御発振器及びｎ個の中間内部クロック信号をｍ×ｎ個の内部クロック信号に分配するｎ個の分周器をさらに備える。
【００７７】
本発明の好適なさらに他の実施形態において、ｍ×ｎ個の内部クロック信号の周波数は外部クロック信号の周波数の倍数で、ｎ個の中間内部クロック信号の周波数は外部クロック信号の周波数の倍数であり、ｎ個の中間内部クロック信号の周波数はｍ×ｎ個の内部クロック信号の周波数の倍数である。
【００７８】
本発明の好適なさらに他の実施形態において、電圧制御発振器回路は分周器を含まない。
【００７９】
本発明の好適な実施形態において、位相同期ループ回路は制御電圧を受信し複数の内部クロック信号を発生する少なくとも４個のループを含む電圧制御発振器回路を含む。
【００８０】
本発明の好適な実施形態において、位相同期ループ回路は分離されたループからそれぞれ少なくともｎ（ｎは４以上の整数）個の内部クロック信号を発生する電圧制御発振器回路を含む。
【００８１】
図１４Ａは本発明の好適な実施形態に係る図４の位相検出器の実施形態を示す図である。図示したように、位相検出器は１つ以上のフリップフロップ、例えば、ＤフリップフロップＤＦ１、ＤＦ２及びＮＡＮＤゲートＮＡで構成されている。
【００８２】
図示したように、ＤフリップフロップＤＦ１はクロック信号として外部クロック信号ＥＣＬＫを受信し、ＤフリップフロップＤＦ２はクロック信号として帰還クロック信号ＤＣＬＫを受信する。そして、２つのＤフリップフロップＤＦ１、ＤＦ２は入力信号として電源電圧ＶＣＣを受信することができる。ＤフリップフロップＤＦ１の出力はＵＰ信号とすることができ、ＤフリップフロップＤＦ２の出力はＤＯＷＮ信号とすることができる。ＵＰ及びＤＯＷＮ信号はＮＡＮＤゲートＮＡＮＤによって非論理積されることができ、ＮＡＮＤゲートＮＡＮＤの出力信号がＤフリップフロップＤＦ１、ＤＦ２に印加される。
【００８３】
図１４Ａの位相検出器は外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの間の位相差を検出し、ＵＰ信号または信号ＤＯＷＮ信号をループフィルタ（例えば、図４のループフィルタＬＦ１４）を充電し放電するために電荷ポンプ（例えば、図４の電荷ポンプＣＰ１２）から出力することができる。ループフィルタは例えば、図４に図示したようにＵＰ信号またはＤＯＷＮ信号に応答して制御電圧Ｖｃを電圧制御発振器ＶＣＯに供給することができる。
【００８４】
図１４Ｂは本発明の好適なさらに他の実施形態に係る図４の位相周波数検出器ＰＦＤ１０の実施形態を示す図であり、図示したように、位相検出器は１つ以上のフリップフロップ、例えば、ＤフリップフロップＤＦ１、ＤＦ２、ＡＮＤゲートＡ、及び遅延器ＤＬを含む。
【００８５】
図示したように、ＤフリップフロップＤＦ１はクロック信号として基準クロック信号Ｒを受信することができ、ＤフリップフロップＤＦ２はクロック信号として帰還クロック信号Ｖを受信することができる。２つのＤフリップフロップＤＦ１、ＤＦ２は入力信号として電源電圧Ｖｄｄを受信することができる。ＤフリップフロップＤＦ１の出力はＵＰ信号とすることができ、ＤフリップフロップＤＦ２の出力はＤＯＷＮ信号とすることができる。ＵＰ及びＤＯＷＮ信号はＡＮＤゲートＡによって論理積され、遅延器ＤＬによって遅延され、遅延器ＤＬの出力信号がＤフリップフロップＤＦ１、ＤＦ２に印加される。
【００８６】
図１４Ｃは本発明の好適な実施形態に係る図１４Ｂの位相検出器の動作を示すタイミング図であり、図示したように、位相検出器は基準クロック信号Ｒと帰還クロック信号Ｖとの間の位相差θｄを検出し、位相同期のために位相差θｄに対応する制御信号τｄを発生する。
【００８７】
図１５Ａ〜Ｃは本発明の好適な実施形態に係る電荷ポンプ及びループフィルタの実施形態を示し、例えば、図４の電荷ポンプＣＰ１２及びループフィルタＬＦ１４の実施形態を示す図である。図示したように、電荷ポンプＣＰ１２は１つ以上のトランジスタ、例えば、Ｐ１及びＮ１を含むことができ、ループフィルタＬＦ１４は１つ以上のキャパシタＣ１、Ｃ２及び／または抵抗Ｒを含むことができる。
【００８８】
図示したように、Ｐ１は第１電流源Ｉ１によって電源電圧ＶＣＣに接続されることができ、ＵＰ信号の反転信号ＵＰＢによって制御されることができる。Ｎ１は第２電流源Ｉ２によって接地電圧に接続することができ、ＤＯＷＮ信号によって制御される。電荷ポンプＣＰ１２から出力される制御電圧ＶｃはＣ１及びＲ／Ｃ２に供給されることができる。図示したように、Ｒ及びＣ２は直列で接続されることができる。
【００８９】
実施形態の動作において、図示したように、例えば、図１５Ｂで基準クロック信号ＲＣＬＫが電圧制御発振器ＶＣＯ（例えば、図１Ａ、１Ｂ、２、４、５Ａ、６Ａ、８Ａ、１０または１２に図示された電圧制御発振器）からの帰還クロック信号ＶＣＬＫより先行すると、ＵＰ信号が電荷ポンプＣＰ１２に出力されることができる。電荷ポンプＣＰ１２は位相同期ループでロッキング動作が完了するまで制御電圧Ｖｃの電圧レベルを上げるようにするためにループフィルタＬＦ１４を充電することができる。実施形態において、ループフィルタＬＦ１４は低域通過フィルタである。
【００９０】
実施形態の動作において、図示したように、例えば、図１５Ｃでもし基準クロック信号ＲＣＬＫが電圧制御発振器ＶＣＯからの帰還クロック信号ＶＣＬＫによりも遅れると、ＤＯＷＮ信号が電荷ポンプＣＰ１２に出力されることができる。電荷ポンプＣＰ１２は位相同期ループでロッキング動作が完了するまで制御電圧Ｖｃの電圧レベルが減少するように（例えば、漸次的に減少されるように）するためにループフィルタＬＦ１４を充電することができる。
【００９１】
図１６Ａ及び図１６Ｂは、本発明の好適な実施形態に係る図４の分周器２０の実施形態の構成を示す図である。図示したように、分周器は１つ以上のフリップフロップ、例えば、ＤフリップフロップＤＦ３、ＤＦ４及び／またはＤＦ５を含むことができる。
【００９２】
図１６Ａに示したように、ＤフリップフロップＤＦ３は１つ以上の内部クロック信号ｉｃｌｋ（例えば、図４の内部クロック信号ＩＣＬＫ０〜ＩＣＬＫｎの１つ）をクロック信号として受信し、入力信号として出力信号ＱＢを受信し、帰還クロック信号（例えば、図４の帰還クロック信号ＤＣＬＫ）として出力クロック信号ｏｃｌｋを出力する。図１６Ａの実施形態において、分周器は１／２分周器である。例えば、内部クロック信号ｉｃｌｋが２ＧＨｚの周波数を有すると、出力クロック信号ｏｃｌｋは１ＧＨｚの周波数を有する。
【００９３】
図１６Ｂに示したように、ＤフリップフロップＤＦ４、ＤＦ５は直列に配列されることができる。ＤフリップフロップＤＦ４は１つ以上の内部クロック信号ｉｃｌｋ（例えば、図４の内部クロック信号ＩＣＬＫ０〜ＩＣＬＫｎの１つ）をクロック信号として受信し、出力信号ＱＢを入力信号として受信し、出力クロック信号として出力クロック信号ｉｃｌｋ’を出力する。同様に、ＤフリップフロップＤＦ５はクロック信号としてクロック信号ｉｃｌｋ’を受信し、入力信号として出力信号ＱＢを受信し、帰還クロック信号（例えば、図４の帰還クロック信号ＤＣＬＫ）として出力クロック信号ｏｃｌｋを出力する。図１６Ｂの実施形態において、分周器は１／４分周器である。例えば、内部クロック信号ｉｃｌｋが４ＧＨｚの周波数を有すると、クロック信号ｉｃｌｋ’は２ＧＨｚの周波数を有し、出力クロック信号ｏｃｌｋは１ＧＨｚの周波数を有する。
【００９４】
図１７は本発明の好適な他の実施形態に係る位相同期ループを示す図であり、位相周波数検出器ＰＦＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＦ１４、電圧制御発振器ＶＣＯ１６’、１つ以上の分周器１８−１’、１８−２’、…、１８−ｎ’及び／または１つ以上の分周器２０を含むことができる。電圧制御発振器ＶＣＯ１６’は比較的に少ない数の分周器を有し、電源電圧ＶＤＤが比較的に低いとき（例えば、２Ｖ未満）でも図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する複数の高周波数の内部クロック信号（例えば、４ＧＨｚ以上）を直接的に発生する。実施形態において、１つ以上の分周器１８−１’、１８−２’’、…、１８−ｎ’は電源電圧ＶＤＤが比較的に低いとき（例えば、２Ｖ未満）でも複数の高周波数（例えば、２ＧＨｚ以上）の内部クロック信号ＩＣＬＫ１、ＩＣＬＫ１Ｂ、ＩＣＬＫ２、ＩＣＬＫ２Ｂ、…、ＩＣＬＫｎ、ＩＣＬＫｎＢを発生する。
【００９５】
実施形態において、電圧制御発振器ＶＣＯ１６’は所定の位相差を有する複数の内部クロック信号（例えば、４個以上のクロック信号）を直接的に発生することができるハイパーリングオシレータで実施されうる。
【００９６】
図４〜図１３の位相同期ループに対する上述のようなそれぞれの変更が図１７の位相同期ループに対しても適用することができる。
【００９７】
たとえ、本発明の好適な実施形態が図４及び１７に示すアナログ位相同期ループを用いて記述してあるが、本発明の概念は図１８に示すデジタル位相同期ループにも適用することができる。
【００９８】
図１８は本発明の好適なさらに他の実施形態に係る位相同期ループを示す図であり、位相同期ループは位相周波数検出器ＰＦＤ３０、カウンタ３２、デジタルアナログ変換器ＤＡ３４、ループフィルタＬＦ３６、電圧制御発振器ＶＣＯ３８、及び／または１つ以上の分周器４０で構成されている。
【００９９】
電圧制御発振器ＶＣＯ３８は電源電圧ＶＤＤが比較的に低いとき（例えば、２Ｖ未満）でも図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する複数の高周波数の内部クロック信号（例えば、２ＧＨｚ以上）を発生することができる。実施形態において、電圧制御発振器ＶＣＯ３８は所定の位相差を有する複数の内部クロック信号（例えば、４個以上のクロック信号）を直接的に発生することができるハイパーリングオシレータ(ｈｙｐｅｒ ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ)で実施されうる。
【０１００】
さらに、本発明の好適な実施形態に係る電圧制御発振器、例えば、電圧制御発振器ＶＣＯ３８は分周器、例えば、分周器１８−１、１８−２を必要としないのでチップ面積を減少することができる。
【０１０１】
図示したように、カウンタ３２は複数のビットで構成されたカウンティング制御信号ＣＮＴの値が増減するようにするためにＵＰ信号またはＤＯＷＮ信号に応答してアップまたはダウンのカウンティングをするように制御することができる。例えば、“１１１０…０００”はＵＰ信号を受信すると“１１１１…０００”に増加することができ、ＤＯＷＮ信号を受信すると“１１００…０００”に減少することができる。
【０１０２】
図１９は本発明の好適な実施形態に係る図１８のデジタルアナログ変換器及びループフィルタ、例えば、図１８のデジタルアナログ変換器ＤＡ３４、ループフィルタＬＦ３６の実施形態を示す図である。図示したように、デジタルアナログ変換器ＤＡ３４は１つ以上のトランジスタ、例えば、Ｐ２及びＰ３を含む第１回路ＣＭ、１つ以上のトランジスタ、例えば、Ｎ３−１、…、Ｎ３−ｉ（ｉはカウンティング出力信号ＣＮＴにおいてビット数である）を含む第２回路ＣＣ、及び１つ以上のトランジスタ、例えば、バイアストランジスタＮ２を含むことができる。
【０１０３】
図１５に示すように、ループフィルタＬＦ１４、ループフィルタＬＦ３６は１つ以上のキャパシタＣ１、Ｃ２及び／または抵抗Ｒを含む。デジタルアナログ変換器ＤＡ３４から出力される制御電圧ＶｃはキャパシタＣ１及び直列接続された抵抗ＲとキャパシタＣ２に供給することができる。図示したように、抵抗ＲとキャパシタＣ２は直列で接続することができる。
【０１０４】
バイアストランジスタＮ２に供給されるバイアス電圧Ｖｂｉａｓの値は所望の電圧（例えば、ＶＣＣの１／２）で維持される。
【０１０５】
動作において、複数のビットから構成されるカウンティング出力信号ＣＮＴの値がすべてハイ１１１…１１であれば、すべてのトランジスタＮ３−１〜Ｎ３−ｉがノードａ電圧を最小レベルになるようにするためにオンとすることができる。この場合、制御電圧Ｖｃは最大レベルに増加される。
【０１０６】
反対に、カウンティング出力信号ＣＮＴの値が“１０００…００”であれば、トランジスタＮ３−１を除いたすべてのトランジスタＮ３−２〜Ｎ３−ｉがノードａのレベルを最大レベルになるようにするためにオフとすることができる。この場合、制御電圧Ｖｃはカウンティング出力信号ＣＮＴによって調整することができる。
【０１０７】
図４〜図１７のアナログ位相同期ループについて上述した代替及び変更が、図１８のデジタル位相同期ループにも適用することができるということに注目されたい。
【０１０８】
図２０は従来の電圧制御発振器の周波数変化Ｐと比較できる本発明の好適な実施形態に係る電圧制御発振器の周波数変化Ｃのシミュレーション結果を示す図である。図２０に示したように、２ＧＨｚの内部クロック信号（例えば、図４のＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０）は、制御電圧Ｖｃが１．４３Ｖであるときに本発明の好適な実施形態によって電圧制御発振器ＶＣＯから直接的に発生することができる。しかしながら、従来の位相同期ループＰＬＬにおいて２ＧＨｚの内部クロック信号を発生するためには従来の電圧制御発振器ＶＣＯが１．８Ｖ以上の制御電圧Ｖｃを要求する４ＧＨｚのクロック信号（例えば、図１ＡのＣＬＫ、ＣＬＫＢ）を出力しなければならない。そのために従来の電圧制御発振器ＶＣＯを有する従来の位相同期ループＰＬＬを用いて前記電源電圧半導体装置（１．８Ｖ以下）において高周波数の内部クロック信号を出力するということは難しい。
【０１０９】
図２１はメモリシステムの実施形態を、図２２はメモリ装置の実施形態を示す図であり、図２１のメモリ装置２００−１は本発明の好適な実施形態に係る関連制御ロジッグを含む。特に、図２１及び図２２のメモリモジュール２００は位相同期ループＰＬＬ２４として図４〜図１９と合わせた上述の１つ以上の位相同期ループを含むことができる。
【０１１０】
図示したように、本発明の好適な実施形態に係るメモリシステムはメモリ制御器１００及びメモリモジュール２００を含む。メモリモジュール２００は例えば、ＤＲＡＭによって具現することができる複数のメモリ装置２００−１、２００−２、…、２００−ｘをさらに含むことができる。
【０１１１】
メモリ制御器１００は外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及び／または１つ以上のデータ信号ＤＡＴＡをメモリモジュール２００に出力することができる。
【０１１２】
メモリモジュール２００は１つ以上のデータ信号ＤＡＴＡをメモリ制御器１００に出力することができる。図２１に示したもので、１つ以上のデータ信号ＤＡＴＡは［１：２ｎ］ＤＡＴＡ１１〜［１：２ｎ］ＤＡＴＡｘｊで表される２ｎビットの直列ストリームで構成することができる。図２１に示すように、メモリ装置２００−１は外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡ１１〜ＤＡＴＡ１ｊを受信することができる。同様に、メモリ装置２００−２は外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡ２１〜ＤＡＴＡ２ｊを受信することができ、メモリ装置２００−ｘは外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡｘ１〜ＤＡＴＡｘｊを受信することができる。
【０１１３】
図示したように、図２１の実施形態のメモリシステムにおいて、各メモリ装置２００−１、２００−２、…、２００−ｘは外部クロック信号ＥＣＬＫの１つのクロックサイクル間に直列２ｎビットで構成する出力データを受信し出力することができる。さらに、ｊビットのデータＤＡＴＡは同時に書き込みと読み出しをすることができる。
【０１１４】
図２２に示したように、関連制御ロジッグはアドレスバッファＡＤＤＢＵＦ１０、命令語デコーダ（ＣＯＭＤＥＣ）４２、１つ以上の直並列変換器１４−１〜１４−ｊ（ｊは図２１のｊに対応）、１つ以上の並直列変換器１６−１〜１６−ｊ、メモリセルアレイ１８、ローデコーダ２０、コラムデコーダ２２、位相同期ループＰＬＬ２４、及び／または制御信号発生回路ＣＳＧＣｋｔ．２６を含む。アドレスバッファＡＤＤＢＵＦ１０はアクティブ命令ＡＣＴに応答して１つ以上の外部入力アドレスＡＤＤを受信してローデコーダ２０に供給するローアドレスＲＡを発生する。
【０１１５】
ローデコーダ２０は所望のワードライン（図示せず）がメモリセルアレイ１８内から選択できるようにするために複数のローアドレスバッファから発生される複数のローアドレスに対応するメインワードラインイネーブル信号ＮＷＥを活性化することができる。アドレスバッファＡＤＤＢＵＦ１０は１つ以上の命令信号ＣＯＭからデコードされたリード命令ＲＥまたはライト命令ＷＥに応答してコラムデコーダ２２に供給するコラムアドレスＣＡを発生する。
【０１１６】
コラムデコーダ２２は複数のコラムアドレスを受信して対応するコラム選択ラインＣＳＬを活性化する。メモリセルアレイ１８の複数のビットラインは複数のデータが選択されたメモリセルにライトされたり選択されたりするメモリセルからリードできるようにするために選択されたＣＳＬに応答して選択することができる。
【０１１７】
上述したように、命令デコーダ４２は複数の外部命令信号ＣＯＭ、例えば、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどを受信した後にアクティブ命令、リード命令及びライト命令を発生することができる。
【０１１８】
各直並列変換器１４−１〜１４−ｊは、ライト命令信号ＷＥ及び複数の制御信号Ｐ１〜Ｐ（２ｎ）に応答して２ｎビットデータで構成された直列データＤＡＴＡを受信し、２ｎデータバスラインを介して２ｎビット並列データをメモリセルアレイ１８に同時に出力する。データ入力／データ出力ピンＤＱの数がｊ個であれば、直並列変換器の数もｊ個である。さらに、直並列変換器１４−１〜１４−ｊのそれぞれは２ｎデータバスラインを介してメモリセルアレイ１８に接続することができる。
【０１１９】
各並直列変換器１６−１〜１６−ｊは、リード命令信号ＲＥ及び複数の制御信号Ｐ１〜Ｐ（２ｎ）に応答してメモリセルアレイ１８から２ｎビットデータを並列に受信し、２ｎビット直列データを出力することができる。データ入力／データ出力ピンＤＱの数がｊ個であれば、並直列変換器の数もｊ個である。
【０１２０】
位相同期ループＰＬＬ２４は外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫに同期した内部クロック信号ＣＬＫ１を出力するロッキング動作を実行することができる。ロッキング動作が完了した後、位相同期ループＰＬＬ２４は制御信号発生回路ＣＳＧＣｋｔ．２６で複数の内部クロック信号ＣＬＫ１〜ＣＬＫＩを発生することができる。制御信号発生回路ＣＳＧＣｋｔ．２６は複数の制御信号Ｐ１〜Ｐ（２ｎ）を発生することができる。
【０１２１】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当業者であれば、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１２２】
【図１Ａ】従来の位相同期ループの一例を示す図である。
【図１Ｂ】従来の位相同期ループの他の例を示す図である。
【図２】従来の電圧制御発振器を示す図である。
【図３Ａ】従来の位相同期ループの一例の動作を示すタイミング図である。
【図３Ｂ】従来の位相同期ループの他の例の動作を示すタイミング図である。
【図４】本発明の好適な一実施形態に係る位相同期ループを示す図である。
【図５Ａ】本発明の好適な一実施形態に係る電圧制御発振器を示す図である。
【図５Ｂ】図５Ａの電圧制御発振器の等価回路図である。
【図６Ａ】本発明の好適なさらに他の実施形態に係る電圧制御発振器を示す図である。
【図６Ｂ】図６Ａの電圧制御発振器の他の構成を示す図である。
【図６Ｃ】図６Ａの電圧制御発振器の等価回路図である。
【図７】本発明の好適な一実施形態に係る図６Ａの位相同期ループの動作を説明するためのタイミング図である。
【図８Ａ】本発明の好適なさらに他の実施形態に係る電圧制御発振器を示す図である。
【図８Ｂ】図８Ａの電圧制御発振器の等価回路図である。
【図９】本発明の好適な実施形態に係る図８Ａの電圧制御発振器の動作を示すタイミング図である。
【図１０】本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価回路図である。
【図１１】本発明の好適な実施形態に係る図１０の電圧制御発振器の動作を示すタイミング図である。
【図１２】本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価回路図である。
【図１３】本発明の好適な実施形態に係る図１２の電圧制御発振器の動作を示すタイミング図である。
【図１４Ａ】本発明の好適な実施形態に係る位相検出器を示す図である。
【図１４Ｂ】本発明の好適なさらに他の実施形態に係る位相検出器を示す図である。
【図１４Ｃ】本発明の好適な実施形態に係る図１４Ｂの位相検出器の動作を示すタイミング図である。
【図１５Ａ】本発明の好適な実施形態に係る電荷ポンプ及びループフィルタを示す図である。
【図１５Ｂ】本発明の好適な実施形態に係る図１５Ａの電荷ポンプ及びループフィルタの動作を示すタイミング図である。
【図１５Ｃ】本発明の好適なさらに他の実施形態に係る図１５Ａの電荷ポンプ及びループフィルタの動作を示すタイミング図である。
【図１６Ａ】本発明の好適な実施形態に係る分配器を示す図である。
【図１６Ｂ】本発明の好適なさらに他の実施形態に係る分周器を示す図である。
【図１７】本発明の好適な他の実施形態に係る位相同期ループを示す図である。
【図１８】本発明の好適なさらに他の実施形態に係る位相同期ループを示す図である。
【図１９】本発明の好適な一実施形態に係るデジタルアナログ変換器及びループフィルタを示す図である。
【図２０】従来の電圧制御発振器の周波数変化に対する本発明の一実施形態に係る電圧制御発振器の周波数変化のシミュレーション結果を示す図である。
【図２１】本発明の好適な一実施形態に係る位相同期ループを含むメモリシステムを示す図である。
【図２２】本発明の好適な一実施形態に係る位相同期ループを含むメモリ装置を示す図である。
【符号の説明】
【０１２３】
１０ 位相周波数検出器ＰＦＤ
１２ 電荷ポンプＣＰ
１４ ループフィルタＬＦ
１６’ 電圧制御発振器ＶＣＯ
ＩＣＬＫ１〜ＩＣＬＫｎ 内部クロック信号
１８−１、１８−２、２０ 分周器
【技術分野】
【０００１】
本発明は、位相同期ループ回路及び位相同期方法に関するものである。
【背景技術】
【０００２】
図１Ａは、従来の位相同期ループの構成の一例を示す図であって、位相同期ループは位相周波数検出器ＰＦＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＦ１４、電圧制御発振器ＶＣＯ１６、１つ以上の分周器１８−１、１８−２、及び／または１つ以上の分周器２０で構成されている。
【０００３】
位相周波数検出器ＰＦＤ１０は、外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの間の位相差に応答してＵＰ信号またはＤＯＷＮ信号を発生することができる。外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より先行すると、ＵＰ信号（アップ信号）が活性化されることになり、外部クロック信号ＥＣＬＫの位相が帰還クロック信号ＤＣＬＫの位相より遅れると、ＤＯＷＮ信号（ダウン信号）が活性化される。
【０００４】
電荷ポンプＣＰ１２及び／またはループフィルタＬＦ１４は活性化されたＵＰ信号に応答して制御電圧Ｖｃのレベルを上げることができ、活性化されたＤＯＷＮ信号に応答して制御電圧Ｖｃのレベルを下げることができる。
【０００５】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚであるとき、２ＧＨｚの周波数を有する１つ以上の最終内部クロック信号を作るために従来の電圧制御発振器ＶＣＯ１６はそれぞれが４ＧＨｚの周波数を有する２個のクロック信号ＣＬＫ、ＣＬＫＢを発生することができる。分周器１８−１はクロック信号ＣＬＫを分配してそれぞれが２ＧＨｚの周波数を有する２個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０を発生することができる。分周器１８−２は反転されたクロック信号ＣＬＫＢを分配してそれぞれが２ＧＨｚの周波数を有する２個のクロック信号ＩＣＬＫ９０、ＩＣＬＫ２７０を発生することができる。
【０００６】
分周器２０は内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０の１つを受信して外部クロック信号ＥＣＬＫの周波数と同じ１ＧＨｚの周波数を有する分配されたクロック信号ＤＣＬＫを発生することができる。
【０００７】
すなわち、外部クロック信号ＥＣＬＫの周波数よりも高い周波数を有する最終内部クロック信号ＩＣＬＫ０、ＩＣＬＫ１８０、ＩＣＬＫ９０、ＩＣＬＫ２７０を発生するために分周器２０が必要である。言い換えれば、位相同期ループＰＬＬは分周器２０を含まない場合には、最終内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数が外部クロック信号ＥＣＬＫの周波数と同一である。しかし、クロック信号ＣＬＫ、ＣＬＫＢのそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数の４倍を有しなければならなく、外部クロック信号ＥＣＬＫの周波数の２倍の周波数を有する最終内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０を発生する。
【０００８】
結局、従来の位相同期ループは電源電圧ＶＣＣが低いとき（例えば、２ＶＤＤ未満または１．８Ｖ以下のとき）、高周波数の内部クロック信号（例えば、４ＧＨｚ以上）を電圧制御発振器ＶＣＯから発生することは難しいという問題がある。また、従来の位相同期ループは複数の分周器によってさらに大きいチップ面積を有することとなる。
【０００９】
図１Ｂは、従来の位相同期ループの他の例の構成を示す図であって、図１Ｂの位相同期ループは図１Ａの構成と同様な構成要素を含み、１つ以上の分周器１８−１、１８−２及び１つ以上の分周器２０をさらに含む。図１Ｂの従来の位相同期ループは１つ以上の分周器１８−３、１８−４、１８−５、１８−６を含むことができる。図示されたように、クロック信号ＣＬＫ、ＣＬＫＢのそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数よりも８倍高い周波数であり、クロック信号ｉＣＬＫ０〜ｉＣＬＫ２７０のそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数よりも４倍高い周波数である。また、内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ３１５のそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数よりも２倍高い周波数である。
【００１０】
例えば、外部クロック信号ＥＣＬＫの周波数が１ＧＨｚであれば、クロック信号ＣＬＫ、ＣＬＫＢの周波数は８ＧＨｚであり、クロック信号ｉＣＬＫ０〜ｉＣＬＫ２７０の周波数は４ＧＨｚであり、内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ３１５の周波数は２ＧＨｚである。低い電源電圧（例えば、２ＶＤＤ未満）の状態において従来の電圧制御発振器ＶＣＯは８ＧＨｚの周波数を有する出力クロック信号ＣＬＫ、ＣＬＫＢを発生することができない。
【００１１】
図２は、従来の電圧制御発振器を示す図であり、例えば、図１Ａまたは１Ｂの電圧制御発振器ＶＣＯ１６を示すものである。従来の電圧制御発振器はループ状で構成された１つ以上のインバータＩ１、Ｉ２、Ｉ３を含む第１リングオシレータ１６−１、ループ状（例えば、第１リングオシレータ１６−１と同じ構成）に構成された１つ以上のインバータＩ４、Ｉ５、Ｉ６を含む第２リングオシレータ１６−２及びクロック信号ＣＬＫ、ＣＬＫＢをラッチするための１つ以上のインバータＩ７、Ｉ８を含むラッチ回路を含むことができる。
【００１２】
出力クロック信号ＣＬＫ／ＣＬＫＢの周波数は電圧Ｖｃのレベルに応答して制御され、制御電圧Ｖｃのレベルが増加すると出力クロック信号ＣＬＫ／ＣＬＫＢの周波数は増加し、制御電圧Ｖｃのレベルが減少すると出力クロック信号ＣＬＫ／ＣＬＫＢの周波数は減少する。
【００１３】
制御電圧Ｖｃのレベルが低すぎると（低い電源電圧が供給された場合）高周波数を有する出力クロック信号ＣＬＫ／ＣＬＫＢ（例えば、４ＧＨｚ以上）が発生できないという問題がある。
【００１４】
図３Ａは、従来の位相同期ループ、例えば、図１Ａの従来の位相同期ループの実施形態の動作を説明するための動作タイミング図である。
【００１５】
電圧制御発振器ＶＣＯ１６は外部クロック信号ＥＣＬＫの周波数より４倍高い周波数を有し１８０度の位相差を有する２個のクロック信号ＣＬＫ、ＣＬＫＢを発生することができる。内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数は外部クロック信号ＥＣＬＫの周波数より２倍高い周波数とすることができる。
【００１６】
図３Ａは、内部クロック信号ＩＣＬＫ０が外部クロック信号ＥＣＬＫに同期していることを示す図である。電源電圧が高いときには、すべての内部クロック信号が正常に発生できるが、電源電圧が低いときには、内部クロック信号が図３Ａのタイミング図に示されたように発生させることはできない。
【００１７】
図３Ｂは、従来の位相同期ループ、例えば、図１Ｂの従来の位相同期ループの一例の動作を示すタイミング図である。
【００１８】
電圧制御発振器ＶＣＯ１６は、外部クロック信号ＥＣＬＫの周波数より８倍高い周波数を有し、１８０度の位相差を有する２個のクロック信号ＣＬＫ、ＣＬＫＢを発生することができる。クロック信号ｉＣＬＫ０〜ｉＣＬＫ２７０のそれぞれの周波数は外部クロック信号ＥＣＬＫの周波数より４倍高い周波数とすることができ、内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ３１５の周波数は外部クロック信号ＥＣＬＫの周波数より２倍高い周波数とすることができる。
【００１９】
図３Ｂは、内部クロック信号ＩＣＬＫ０が外部クロック信号ＥＣＬＫに同期することを示す図である。電源電圧が高いときには、すべての内部クロック信号は正常に発生することができるが、電源電圧が低いときには、内部クロック信号は図３Ｂのタイミング図に示されたように発生させることはできない。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の目的は、電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の好適な実施形態は、信号の位相を同期する位相同期ループ回路及び方法を提供する。
【００２２】
本発明の好適な実施形態は、帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法を提供する。
【００２３】
本発明の好適な実施形態は、メモリセルアレイにデータを保存してメモリセルアレイからデータをリードするメモリ装置及び方法を提供する。
【００２４】
本発明の好適な実施形態は、複数のメモリ装置を備えるメモリにデータを保存し、メモリからデータをリードするメモリシステム及び方法を提供する。
【００２５】
本発明の好適な実施形態は、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法を提供する。
【００２６】
本発明の好適な実施形態は、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生するメモリセルアレイにデータを保存し、メモリセルアレイからデータをリードするメモリ装置及び方法を提供する。
【００２７】
本発明の好適な実施形態は、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する複数のメモリ装置を備えるメモリにデータを保存し、メモリからデータをリードするメモリシステム及び方法を提供する。
【００２８】
本発明の好適な実施形態は、少なくとも４個のループを含み複数の内部クロック信号を発生する帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法を提供する。
【００２９】
本発明の好適な実施形態は、少なくとも４個のループを含み複数の内部クロック信号を発生するメモリセルアレイにデータを保存し、メモリセルアレイからデータをリードするメモリシステム及び方法を提供する。
【００３０】
本発明の好適な実施形態は、少なくとも４個のループを含み複数の内部クロック信号を発生する複数のメモリ装置を備えるメモリにデータを保存し、メモリからデータをリードするメモリシステム及び方法を提供する。
【００３１】
本発明の好適な実施形態は、ハイパーリングオシレータ(ｈｙｐｅｒ ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ)を備える電圧制御発振器回路を含む位相同期ループ回路、メモリ装置、及びメモリシステムを提供する。
【００３２】
本発明の好適な実施形態は、電圧制御発振器回路が１つ以上のループ回路を含む位相同期ループ回路、メモリ装置、及びメモリシステムを提供する。
【００３３】
本発明の好適な実施形態は、少数の分周器または分周器がない位相同期ループ回路、メモリ装置、及びメモリシステムを提供する。
【００３４】
本発明の好適な実施形態は、少数の分周器が要求されるか、または分周器が不要であるため、チップ面積を減少できる位相同期ループ回路、メモリ装置及びメモリシステムを提供する。
【００３５】
本発明の好適な実施形態は、帰還クロック信号の位相を外部クロック信号に同期する位相同期ループ回路及び方法と、メモリセルアレイにデータを保存してメモリセルアレイからデータをリードするメモリシステム及び方法と、電源電圧ＶＤＤのレベルが比較的に低いとき（例えば、２Ｖ未満）でも高周波数内部クロック信号（例えば、２ＧＨｚ以上）を発生することができる複数のメモリ装置を含むメモリにデータを保存してメモリからデータをリードするメモリシステム及び方法とを提供する。
【００３６】
本発明の好適な実施形態の位相同期ループ回路は、外部クロック信号と帰還クロック信号を受信して前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタ回路と、前記制御電圧を受信して少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを備える。
【００３７】
前記電圧制御発振器回路はハイパーリングオシレータを備える。
【００３８】
一実施形態の前記ループフィルタ回路は低域通過フィルタである。
【００３９】
他の実施形態の前記ループフィルタ回路はデジタルループフィルタ回路である。
【００４０】
さらに他の実施形態の前記ループフィルタ回路はアナログループフィルタ回路である。
【００４１】
前記電圧制御発振器回路は分周器を含まない。
【００４２】
本発明の好適な実施形態の帰還クロック信号の位相を外部クロック信号の位相に同期させる方法は、前記外部クロック信号と前記帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を出力し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、少なくともｎ（ｎは４より大きい整数）個の内部クロック信号を直接発生し、前記少なくともｎ個の内部クロック信号の少なくとも１つから前記帰還クロック信号を発生することを特徴とする。
【００４３】
本発明の好適な実施形態の位相同期ループ回路は、外部クロック信号と帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタ回路と、少なくとも４個のループを含み、前記制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路とを備える。
【００４４】
本発明の好適な実施形態に係る帰還クロック信号の位相を外部クロック信号の位相に同期させる方法は、前記外部クロック信号と前記帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、前記アップ信号に応答して制御電圧が増加して、前記ダウン信号に応答して前記制御電圧が減少し、各分離されたループから少なくともｎ（ｎは４以上の整数）個の内部クロック信号を発生することを特徴とする。
【００４５】
本発明の好適な実施形態のメモリ装置は、メモリセルアレイ、外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器を備える。
【００４６】
本発明の好適な実施形態のメモリシステムは複数のメモリ装置を備え、前記複数のメモリ装置のそれぞれがメモリセルアレイ、外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器を備えるメモリモジュールと、前記外部クロック信号を前記複数メモリ装置のそれぞれの位相同期ループ回路に供給し、命令信号及びアドレス信号を前記メモリモジュールに供給するメモリ制御器とを備える。
【発明の効果】
【００４７】
本発明の好適な位相同期ループ及び方法は、分周器を必要としないか、または少ない分周器を用いて電源電圧のレベルが低くでも高周波数の多様な数、すなわち２ｎ個に限らずｎ個のクロック信号を発生することが可能である。本発明の好適な実施の形態に係る位相同期ループ及び方法は、同一周波数の入力クロック信号に対して従来の位相同期ループ及び方法と同じ周波数の出力クロック信号を発生するために従来の位相同期ループ及び方法に比べて電圧制御発振器が低い制御電圧を利用して低い周波数のクロック信号を発生しても良いので電力消耗が少なくなる。
【発明を実施するための最良の形態】
【００４８】
以下に、添付した図面を参照しながら本発明の好適な実施の形態に係る位相同期ループ回路及び位相同期方法を説明する。
【００４９】
図４は、本発明の好適な一実施形態に係る位相同期ループを示す図であり、位相同期ループは位相周波数検出器ＰＦＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＦ１４、電圧制御発振器ＶＣＯ１６’、及び／または１つ以上の分周器２０で構成されている。電圧制御発振器ＶＣＯ１６’は電源電圧が比較的に低いとき（例えば、２Ｖ未満）でも図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する複数の高周波数の内部クロック信号ＩＣＬＫ１〜ＩＣＬＫｎ（例えば、２ＧＨｚ以上）を直接的に発生する。一実施形態において、電圧制御発振器ＶＣＯ１６’はハイパーリングオシレータで実施され、ハイパーリングオシレータは所定の位相差を有する複数の内部クロック信号（例えば、４個以上のクロック信号）を直接的に発生することができる。さらに、本発明の好適な実施形態に係る電圧制御発振器ＶＣＯは分周器、例えば分周器１８−１、１８−２及び／または２０を備えられなくても良いのでチップ面積を減少することができる。
【００５０】
図５Ａは本発明の好適な一実施形態に係る電圧制御発振器を示す図であり、電圧制御発振器は複数のインバータＩ１〜Ｉ６を含む。一実施形態において、第１ループ回路はインバータＩ４、Ｉ５、Ｉ２、Ｉ３を含み、第２ループ回路はインバータＩ１、Ｉ２、Ｉ３を含み、第３ループ回路はインバータＩ４、Ｉ６、Ｉ３を含む。内部クロック信号ＩＣＬＫ０はインバータＩ１、Ｉ５から発生するクロック信号の位相混合（ｐｈａｓｅ ｃｏｍｂｉｎａｔｉｏｎ）によって発生することができ、クロック信号ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０は位相混合のような原理によって同様に発生することができる。一実施形態において、ノードＤの位相がノードＡの位相より９０度先に進行し、ノードＣの位相がノードＤの位相より９０度先に進行し、各ノードの位相は規則的な間隔を有するように決定することができる。
【００５１】
図５Ｂは、図５Ａの電圧制御発振器の等価図であり、複数のインバータＩ１〜Ｉ６及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を示す図である。図５Ａ及び図５Ｂの実施形態において、ノードＡ、Ｂのそれぞれは２個の入力Ｉ１、Ｉ５／Ｉ２、Ｉ６を受信し１つの出力Ｉ２／Ｉ３を出力する。また、ノードＣ、Ｄのそれぞれは１つの入力Ｉ３／Ｉ４を受信し２個の出力Ｉ１、Ｉ４／Ｉ５、Ｉ６を出力する。
【００５２】
図６Ａは、本発明の好適な他の実施形態に係る電圧制御発振器を示す図であり、電圧制御発振器は複数のインバータＩ１〜Ｉ８を含む。他の実施形態において、第１ループ回路はインバータＩ１、Ｉ２、Ｉ３、Ｉ４を含み、第２ループ回路はインバータＩ１、Ｉ２、Ｉ８を含み、第３ループ回路はインバータＩ３、Ｉ４、Ｉ７を含み、第４ループ回路はインバータＩ２、Ｉ３、Ｉ６を含み、第５ループ回路はインバータＩ７、Ｉ８を含み、第６ループ回路はインバータＩ５、Ｉ６を含み、第７ループ回路はインバータＩ１、Ｉ５、Ｉ４を含む。
【００５３】
図６Ｂは図６Ａの電圧制御発振器の他の図を示し、図６Ｃは図６Ａに示した電圧制御発振器の等価図を示す図であり、複数のインバータＩ１〜Ｉ８と内部クロック信号ＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０を示している。図６Ａ、６Ｂの実施形態において、ノードＡ、Ｂ、Ｃ、Ｄのそれぞれは２個の入力Ｉ１、Ｉ６／Ｉ２、Ｉ７／Ｉ３、Ｉ５／Ｉ４、Ｉ８を入力し１つの出力Ｉ２／Ｉ３／Ｉ４／Ｉ１を出力する。
【００５４】
図７は、本発明の好適な実施形態に係る図６Ａの位相同期ループの動作を示すタイミング図である。図示したように、モード内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０の周波数は外部クロック信号ＥＣＬＫの周波数の２倍の周波数である。結果として、図６Ａの位相同期ループは電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器を用いず、図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する高周波数（例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）を発生することができる。
【００５５】
図８Ａは本発明の好適なさらに他の実施形態に係る電圧制御発振器を示す図であり、電圧制御発振器は複数のインバータＩ１〜Ｉ１０を含む。内部クロック信号ＩＣＬＫ０、ＩＣＬＫ７２、ＩＣＬＫ１４４、ＩＣＬＫ２１６、ＩＣＬＫ２８８は位相混合のような原理によって発生することができる。実施形態において、ノードＡ〜Ｅの位相は７２度ほどの差がある。
【００５６】
図８Ｂは図８Ａの電圧制御発振器の等価図であり、複数のインバータＩ１〜Ｉ１０及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ７２、ＩＣＬＫ１４４、ＩＣＬＫ２１６、ＩＣＬＫ２８８を示す。図８Ａ、８Ｂの実施形態において、ノードＡ〜Ｅのそれぞれは２個の入力Ｉ２、Ｉ６／Ｉ１、Ｉ１０／Ｉ５、Ｉ９／Ｉ４、Ｉ７／Ｉ３、Ｉ８を受信し２個の出力Ｉ３、Ｉ７／Ｉ２、Ｉ６／Ｉ１、Ｉ６／Ｉ５、Ｉ１０／Ｉ４、Ｉ９を出力する。
【００５７】
図９は本発明の好適な実施形態に係る図８Ａの位相同期ループの動作を示すタイミング図であり、図示したように５個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ７２、ＩＣＬＫ１４４、ＩＣＬＫ２１６、ＩＣＬＫ２８８の周波数は外部クロック信号ＥＣＬＫの周波数の２倍の周波数である。結果として、図８Ａの位相同期ループは電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器を用いずに高周波（数例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）を発生することができる。
【００５８】
図１０は本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価図であり、複数のインバータ、ノードＡ〜Ｆ、及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ６０、ＩＣＬＫ１２０、ＩＣＬＫ１８０、ＩＣＬＫ２４０、ＩＣＬＫ３００を示す。実施形態において、ノードＡ〜Ｆの位相は６０度ほどの差がある。図１０の実施形態において、ノードＡ〜Ｆのそれぞれは３個の入力を受信し２個の出力を出力する。
【００５９】
図１１は本発明の好適な実施形態に係る図１０の電圧制御発振器の動作を示すタイミング図である。内部クロック信号ＩＣＬＫ０、ＩＣＬＫ６０、ＩＣＬＫ１２０、ＩＣＬＫ１８０、ＩＣＬＫ２４０、ＩＣＬＫ３００は位相混合のような原理によって発生することができる。図示したように６個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ６０、ＩＣＬＫ１２０、ＩＣＬＫ１８０、ＩＣＬＫ２４０、ＩＣＬＫ３００の周波数は外部クロック信号ＥＣＬＫの周波数の２倍である。結果として、図１０の電圧制御発振器は電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器なしに高周波数（例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）の内部クロック信号を発生することができる。
【００６０】
図１２は本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価図であり、複数のインバータ、ノードＡ〜Ｈ、及び内部クロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５を示す。実施形態において、ノードＡ〜Ｆの位相は相違することがあり、図１２の実施形態において、ノードＡ〜Ｈのそれぞれは４個の入力を受信し３個の出力を出力する。
【００６１】
図１３は本発明の好適な実施形態に係る図１２の電圧制御発振器の動作を示すタイミング図であり、内部クロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５が位相混合のような原理によって発生することができる。図示したように、８個の内部クロック信号ＩＣＬＫ０、ＩＣＬＫ４５、ＩＣＬＫ９０、ＩＣＬＫ１３５、ＩＣＬＫ１８０、ＩＣＬＫ２２５、ＩＣＬＫ２７０、ＩＣＬＫ３１５の周波数は外部クロック信号ＥＣＬＫの周波数の２倍である。結果として、図１２の電圧制御発振器は電源電圧ＶＤＤが低いとき（例えば、２Ｖ未満）でも分周器を用いず高周波数（例えば、２ＧＨｚ以上）の複数の内部クロック信号（例えば、４個以上）の内部クロック信号を発生することができる。
【００６２】
図４〜図１３に図示したように、電圧制御発振器ＶＣＯ及び本発明の好適な実施形態に係る位相同期ループはｎ（ｎは整数）個の内部クロック信号を発生することができる。上述したように、内部クロック信号は位相混合のような技術によって発生することができる。また内部クロック信号は規則的に分配される。
【００６３】
上述したように、本発明の好適な一実施形態において、位相同期ループは制御電圧を受信して少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接的に発生する電圧制御発振器を含むことができる。本発明の好適な他の実施形態において、電圧制御発生器回路はハイパーリングオシレータを含む。
【００６４】
本発明の好適な他の実施形態において、電圧制御発振器回路はｎ個の内部クロック信号を発生し、ｎ個の内部クロック信号の周波数は外部クロック信号の周波数の倍数であり、ｎ個の内部クロック信号の少なくとも１つは帰還クロック信号として用いられる。本発明の好適な他の実施形態において、倍数は４、８、または１６である。
【００６５】
本発明の好適な実施形態において、ループフィルタ回路は低域通過フィルタである。
【００６６】
本発明の好適な他の実施形態において、ｎ個の内部クロック信号を発生する電圧制御発振器はｎ個のノードを含み、位相混合によってｎ個の内部クロック信号のうち、少なくとも２個のクロック信号を発生する。
【００６７】
本発明の好適な他の実施形態において、ｎが４であるとき、電圧制御発振器回路の２個のノードは（ｎ／２）個の入力を受信し、電圧制御発振器回路の２個のノードは（ｎ／２）−１個の入力を受信する。本発明の好適な他の実施形態において、ｎは４より大きい偶数であり、電圧制御発振器回路の各ノードは（ｎ／２）個の入力を受信する。本発明の好適な他の実施形態において、ｎは４より大きい奇数であり、電圧制御発振器の各ノードは（ｎ−１）／２個の入力を受信する。本発明の好適な他の実施形態において、ｎは４より大きい偶数であり、ハイパーリングオシレータはｎ×（ｎ／２）個のインバータを含む。本発明の好適な他の実施形態において、ｎは４以上の奇数であり、ハイパーリングオシレータはｎ×（ｎ−１）／２個のインバータを含む。
【００６８】
本発明の好適な実施形態において、ｎ個のノードのそれぞれの位相は３６０／ｎほどの差を有する。
【００６９】
本発明の好適な実施形態において、ｎが４であると、ハイパーリングオシレータは４個のノード、６個のインバータ、及び少なくとも３個のループ回路、または４個のノード、８個のインバータ、及び少なくとも７個のループ回路を含む。
【００７０】
本発明の好適な他の実施形態において、ｎが５であれば、ハイパーリングオシレータは５個のノード、１０個のインバータ、及び少なくとも８個のループ回路を含む。
【００７１】
本発明の好適なさらに他の実施形態において、ｎが６であれば、ハイパーリングオシレータは６個のノード、１８個のインバータ、及び少なくとも８個のループ回路を含む。
【００７２】
本発明の好適なさらに他の実施形態において、ｎが８であれば、ハイパーリングオシレータは８個のノード、３２個のインバータ、及び少なくとも８個のループ回路を含む。
【００７３】
本発明の好適なさらに他の実施形態において、制御電圧は２Ｖより小さいか同じであり、例えば、１．８Ｖである。
【００７４】
本発明の好適なさらに他の実施形態において、ｎ個の内部クロック信号の少なくとも１つは外部クロック信号と同期する。
【００７５】
本発明の好適なさらに他の実施形態において、電圧制御発振器回路はｍ×ｎ個の内部クロック信号（ｍは２以上の整数）を発生し、ｍ×ｎ個の内部クロック信号の周波数は外部クロック信号の周波数の倍数であり、ｍ×ｎ個の内部クロック信号の少なくとも１つは帰還クロック信号を発生するために用いられる。本発明の他の実施形態において、倍数は４、８または１６である。
【００７６】
本発明の好適なさらに他の実施形態において、電圧制御発振器回路は制御電圧を受信し、ｎ個の中間内部クロック信号を発生する電圧制御発振器及びｎ個の中間内部クロック信号をｍ×ｎ個の内部クロック信号に分配するｎ個の分周器をさらに備える。
【００７７】
本発明の好適なさらに他の実施形態において、ｍ×ｎ個の内部クロック信号の周波数は外部クロック信号の周波数の倍数で、ｎ個の中間内部クロック信号の周波数は外部クロック信号の周波数の倍数であり、ｎ個の中間内部クロック信号の周波数はｍ×ｎ個の内部クロック信号の周波数の倍数である。
【００７８】
本発明の好適なさらに他の実施形態において、電圧制御発振器回路は分周器を含まない。
【００７９】
本発明の好適な実施形態において、位相同期ループ回路は制御電圧を受信し複数の内部クロック信号を発生する少なくとも４個のループを含む電圧制御発振器回路を含む。
【００８０】
本発明の好適な実施形態において、位相同期ループ回路は分離されたループからそれぞれ少なくともｎ（ｎは４以上の整数）個の内部クロック信号を発生する電圧制御発振器回路を含む。
【００８１】
図１４Ａは本発明の好適な実施形態に係る図４の位相検出器の実施形態を示す図である。図示したように、位相検出器は１つ以上のフリップフロップ、例えば、ＤフリップフロップＤＦ１、ＤＦ２及びＮＡＮＤゲートＮＡで構成されている。
【００８２】
図示したように、ＤフリップフロップＤＦ１はクロック信号として外部クロック信号ＥＣＬＫを受信し、ＤフリップフロップＤＦ２はクロック信号として帰還クロック信号ＤＣＬＫを受信する。そして、２つのＤフリップフロップＤＦ１、ＤＦ２は入力信号として電源電圧ＶＣＣを受信することができる。ＤフリップフロップＤＦ１の出力はＵＰ信号とすることができ、ＤフリップフロップＤＦ２の出力はＤＯＷＮ信号とすることができる。ＵＰ及びＤＯＷＮ信号はＮＡＮＤゲートＮＡＮＤによって非論理積されることができ、ＮＡＮＤゲートＮＡＮＤの出力信号がＤフリップフロップＤＦ１、ＤＦ２に印加される。
【００８３】
図１４Ａの位相検出器は外部クロック信号ＥＣＬＫと帰還クロック信号ＤＣＬＫとの間の位相差を検出し、ＵＰ信号または信号ＤＯＷＮ信号をループフィルタ（例えば、図４のループフィルタＬＦ１４）を充電し放電するために電荷ポンプ（例えば、図４の電荷ポンプＣＰ１２）から出力することができる。ループフィルタは例えば、図４に図示したようにＵＰ信号またはＤＯＷＮ信号に応答して制御電圧Ｖｃを電圧制御発振器ＶＣＯに供給することができる。
【００８４】
図１４Ｂは本発明の好適なさらに他の実施形態に係る図４の位相周波数検出器ＰＦＤ１０の実施形態を示す図であり、図示したように、位相検出器は１つ以上のフリップフロップ、例えば、ＤフリップフロップＤＦ１、ＤＦ２、ＡＮＤゲートＡ、及び遅延器ＤＬを含む。
【００８５】
図示したように、ＤフリップフロップＤＦ１はクロック信号として基準クロック信号Ｒを受信することができ、ＤフリップフロップＤＦ２はクロック信号として帰還クロック信号Ｖを受信することができる。２つのＤフリップフロップＤＦ１、ＤＦ２は入力信号として電源電圧Ｖｄｄを受信することができる。ＤフリップフロップＤＦ１の出力はＵＰ信号とすることができ、ＤフリップフロップＤＦ２の出力はＤＯＷＮ信号とすることができる。ＵＰ及びＤＯＷＮ信号はＡＮＤゲートＡによって論理積され、遅延器ＤＬによって遅延され、遅延器ＤＬの出力信号がＤフリップフロップＤＦ１、ＤＦ２に印加される。
【００８６】
図１４Ｃは本発明の好適な実施形態に係る図１４Ｂの位相検出器の動作を示すタイミング図であり、図示したように、位相検出器は基準クロック信号Ｒと帰還クロック信号Ｖとの間の位相差θｄを検出し、位相同期のために位相差θｄに対応する制御信号τｄを発生する。
【００８７】
図１５Ａ〜Ｃは本発明の好適な実施形態に係る電荷ポンプ及びループフィルタの実施形態を示し、例えば、図４の電荷ポンプＣＰ１２及びループフィルタＬＦ１４の実施形態を示す図である。図示したように、電荷ポンプＣＰ１２は１つ以上のトランジスタ、例えば、Ｐ１及びＮ１を含むことができ、ループフィルタＬＦ１４は１つ以上のキャパシタＣ１、Ｃ２及び／または抵抗Ｒを含むことができる。
【００８８】
図示したように、Ｐ１は第１電流源Ｉ１によって電源電圧ＶＣＣに接続されることができ、ＵＰ信号の反転信号ＵＰＢによって制御されることができる。Ｎ１は第２電流源Ｉ２によって接地電圧に接続することができ、ＤＯＷＮ信号によって制御される。電荷ポンプＣＰ１２から出力される制御電圧ＶｃはＣ１及びＲ／Ｃ２に供給されることができる。図示したように、Ｒ及びＣ２は直列で接続されることができる。
【００８９】
実施形態の動作において、図示したように、例えば、図１５Ｂで基準クロック信号ＲＣＬＫが電圧制御発振器ＶＣＯ（例えば、図１Ａ、１Ｂ、２、４、５Ａ、６Ａ、８Ａ、１０または１２に図示された電圧制御発振器）からの帰還クロック信号ＶＣＬＫより先行すると、ＵＰ信号が電荷ポンプＣＰ１２に出力されることができる。電荷ポンプＣＰ１２は位相同期ループでロッキング動作が完了するまで制御電圧Ｖｃの電圧レベルを上げるようにするためにループフィルタＬＦ１４を充電することができる。実施形態において、ループフィルタＬＦ１４は低域通過フィルタである。
【００９０】
実施形態の動作において、図示したように、例えば、図１５Ｃでもし基準クロック信号ＲＣＬＫが電圧制御発振器ＶＣＯからの帰還クロック信号ＶＣＬＫによりも遅れると、ＤＯＷＮ信号が電荷ポンプＣＰ１２に出力されることができる。電荷ポンプＣＰ１２は位相同期ループでロッキング動作が完了するまで制御電圧Ｖｃの電圧レベルが減少するように（例えば、漸次的に減少されるように）するためにループフィルタＬＦ１４を充電することができる。
【００９１】
図１６Ａ及び図１６Ｂは、本発明の好適な実施形態に係る図４の分周器２０の実施形態の構成を示す図である。図示したように、分周器は１つ以上のフリップフロップ、例えば、ＤフリップフロップＤＦ３、ＤＦ４及び／またはＤＦ５を含むことができる。
【００９２】
図１６Ａに示したように、ＤフリップフロップＤＦ３は１つ以上の内部クロック信号ｉｃｌｋ（例えば、図４の内部クロック信号ＩＣＬＫ０〜ＩＣＬＫｎの１つ）をクロック信号として受信し、入力信号として出力信号ＱＢを受信し、帰還クロック信号（例えば、図４の帰還クロック信号ＤＣＬＫ）として出力クロック信号ｏｃｌｋを出力する。図１６Ａの実施形態において、分周器は１／２分周器である。例えば、内部クロック信号ｉｃｌｋが２ＧＨｚの周波数を有すると、出力クロック信号ｏｃｌｋは１ＧＨｚの周波数を有する。
【００９３】
図１６Ｂに示したように、ＤフリップフロップＤＦ４、ＤＦ５は直列に配列されることができる。ＤフリップフロップＤＦ４は１つ以上の内部クロック信号ｉｃｌｋ（例えば、図４の内部クロック信号ＩＣＬＫ０〜ＩＣＬＫｎの１つ）をクロック信号として受信し、出力信号ＱＢを入力信号として受信し、出力クロック信号として出力クロック信号ｉｃｌｋ’を出力する。同様に、ＤフリップフロップＤＦ５はクロック信号としてクロック信号ｉｃｌｋ’を受信し、入力信号として出力信号ＱＢを受信し、帰還クロック信号（例えば、図４の帰還クロック信号ＤＣＬＫ）として出力クロック信号ｏｃｌｋを出力する。図１６Ｂの実施形態において、分周器は１／４分周器である。例えば、内部クロック信号ｉｃｌｋが４ＧＨｚの周波数を有すると、クロック信号ｉｃｌｋ’は２ＧＨｚの周波数を有し、出力クロック信号ｏｃｌｋは１ＧＨｚの周波数を有する。
【００９４】
図１７は本発明の好適な他の実施形態に係る位相同期ループを示す図であり、位相周波数検出器ＰＦＤ１０、電荷ポンプＣＰ１２、ループフィルタＬＦ１４、電圧制御発振器ＶＣＯ１６’、１つ以上の分周器１８−１’、１８−２’、…、１８−ｎ’及び／または１つ以上の分周器２０を含むことができる。電圧制御発振器ＶＣＯ１６’は比較的に少ない数の分周器を有し、電源電圧ＶＤＤが比較的に低いとき（例えば、２Ｖ未満）でも図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する複数の高周波数の内部クロック信号（例えば、４ＧＨｚ以上）を直接的に発生する。実施形態において、１つ以上の分周器１８−１’、１８−２’’、…、１８−ｎ’は電源電圧ＶＤＤが比較的に低いとき（例えば、２Ｖ未満）でも複数の高周波数（例えば、２ＧＨｚ以上）の内部クロック信号ＩＣＬＫ１、ＩＣＬＫ１Ｂ、ＩＣＬＫ２、ＩＣＬＫ２Ｂ、…、ＩＣＬＫｎ、ＩＣＬＫｎＢを発生する。
【００９５】
実施形態において、電圧制御発振器ＶＣＯ１６’は所定の位相差を有する複数の内部クロック信号（例えば、４個以上のクロック信号）を直接的に発生することができるハイパーリングオシレータで実施されうる。
【００９６】
図４〜図１３の位相同期ループに対する上述のようなそれぞれの変更が図１７の位相同期ループに対しても適用することができる。
【００９７】
たとえ、本発明の好適な実施形態が図４及び１７に示すアナログ位相同期ループを用いて記述してあるが、本発明の概念は図１８に示すデジタル位相同期ループにも適用することができる。
【００９８】
図１８は本発明の好適なさらに他の実施形態に係る位相同期ループを示す図であり、位相同期ループは位相周波数検出器ＰＦＤ３０、カウンタ３２、デジタルアナログ変換器ＤＡ３４、ループフィルタＬＦ３６、電圧制御発振器ＶＣＯ３８、及び／または１つ以上の分周器４０で構成されている。
【００９９】
電圧制御発振器ＶＣＯ３８は電源電圧ＶＤＤが比較的に低いとき（例えば、２Ｖ未満）でも図１Ａの内部クロック信号ＩＣＬＫ０〜ＩＣＬＫ２７０に対応する複数の高周波数の内部クロック信号（例えば、２ＧＨｚ以上）を発生することができる。実施形態において、電圧制御発振器ＶＣＯ３８は所定の位相差を有する複数の内部クロック信号（例えば、４個以上のクロック信号）を直接的に発生することができるハイパーリングオシレータ(ｈｙｐｅｒ ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ)で実施されうる。
【０１００】
さらに、本発明の好適な実施形態に係る電圧制御発振器、例えば、電圧制御発振器ＶＣＯ３８は分周器、例えば、分周器１８−１、１８−２を必要としないのでチップ面積を減少することができる。
【０１０１】
図示したように、カウンタ３２は複数のビットで構成されたカウンティング制御信号ＣＮＴの値が増減するようにするためにＵＰ信号またはＤＯＷＮ信号に応答してアップまたはダウンのカウンティングをするように制御することができる。例えば、“１１１０…０００”はＵＰ信号を受信すると“１１１１…０００”に増加することができ、ＤＯＷＮ信号を受信すると“１１００…０００”に減少することができる。
【０１０２】
図１９は本発明の好適な実施形態に係る図１８のデジタルアナログ変換器及びループフィルタ、例えば、図１８のデジタルアナログ変換器ＤＡ３４、ループフィルタＬＦ３６の実施形態を示す図である。図示したように、デジタルアナログ変換器ＤＡ３４は１つ以上のトランジスタ、例えば、Ｐ２及びＰ３を含む第１回路ＣＭ、１つ以上のトランジスタ、例えば、Ｎ３−１、…、Ｎ３−ｉ（ｉはカウンティング出力信号ＣＮＴにおいてビット数である）を含む第２回路ＣＣ、及び１つ以上のトランジスタ、例えば、バイアストランジスタＮ２を含むことができる。
【０１０３】
図１５に示すように、ループフィルタＬＦ１４、ループフィルタＬＦ３６は１つ以上のキャパシタＣ１、Ｃ２及び／または抵抗Ｒを含む。デジタルアナログ変換器ＤＡ３４から出力される制御電圧ＶｃはキャパシタＣ１及び直列接続された抵抗ＲとキャパシタＣ２に供給することができる。図示したように、抵抗ＲとキャパシタＣ２は直列で接続することができる。
【０１０４】
バイアストランジスタＮ２に供給されるバイアス電圧Ｖｂｉａｓの値は所望の電圧（例えば、ＶＣＣの１／２）で維持される。
【０１０５】
動作において、複数のビットから構成されるカウンティング出力信号ＣＮＴの値がすべてハイ１１１…１１であれば、すべてのトランジスタＮ３−１〜Ｎ３−ｉがノードａ電圧を最小レベルになるようにするためにオンとすることができる。この場合、制御電圧Ｖｃは最大レベルに増加される。
【０１０６】
反対に、カウンティング出力信号ＣＮＴの値が“１０００…００”であれば、トランジスタＮ３−１を除いたすべてのトランジスタＮ３−２〜Ｎ３−ｉがノードａのレベルを最大レベルになるようにするためにオフとすることができる。この場合、制御電圧Ｖｃはカウンティング出力信号ＣＮＴによって調整することができる。
【０１０７】
図４〜図１７のアナログ位相同期ループについて上述した代替及び変更が、図１８のデジタル位相同期ループにも適用することができるということに注目されたい。
【０１０８】
図２０は従来の電圧制御発振器の周波数変化Ｐと比較できる本発明の好適な実施形態に係る電圧制御発振器の周波数変化Ｃのシミュレーション結果を示す図である。図２０に示したように、２ＧＨｚの内部クロック信号（例えば、図４のＩＣＬＫ０、ＩＣＬＫ９０、ＩＣＬＫ１８０、ＩＣＬＫ２７０）は、制御電圧Ｖｃが１．４３Ｖであるときに本発明の好適な実施形態によって電圧制御発振器ＶＣＯから直接的に発生することができる。しかしながら、従来の位相同期ループＰＬＬにおいて２ＧＨｚの内部クロック信号を発生するためには従来の電圧制御発振器ＶＣＯが１．８Ｖ以上の制御電圧Ｖｃを要求する４ＧＨｚのクロック信号（例えば、図１ＡのＣＬＫ、ＣＬＫＢ）を出力しなければならない。そのために従来の電圧制御発振器ＶＣＯを有する従来の位相同期ループＰＬＬを用いて前記電源電圧半導体装置（１．８Ｖ以下）において高周波数の内部クロック信号を出力するということは難しい。
【０１０９】
図２１はメモリシステムの実施形態を、図２２はメモリ装置の実施形態を示す図であり、図２１のメモリ装置２００−１は本発明の好適な実施形態に係る関連制御ロジッグを含む。特に、図２１及び図２２のメモリモジュール２００は位相同期ループＰＬＬ２４として図４〜図１９と合わせた上述の１つ以上の位相同期ループを含むことができる。
【０１１０】
図示したように、本発明の好適な実施形態に係るメモリシステムはメモリ制御器１００及びメモリモジュール２００を含む。メモリモジュール２００は例えば、ＤＲＡＭによって具現することができる複数のメモリ装置２００−１、２００−２、…、２００−ｘをさらに含むことができる。
【０１１１】
メモリ制御器１００は外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及び／または１つ以上のデータ信号ＤＡＴＡをメモリモジュール２００に出力することができる。
【０１１２】
メモリモジュール２００は１つ以上のデータ信号ＤＡＴＡをメモリ制御器１００に出力することができる。図２１に示したもので、１つ以上のデータ信号ＤＡＴＡは［１：２ｎ］ＤＡＴＡ１１〜［１：２ｎ］ＤＡＴＡｘｊで表される２ｎビットの直列ストリームで構成することができる。図２１に示すように、メモリ装置２００−１は外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡ１１〜ＤＡＴＡ１ｊを受信することができる。同様に、メモリ装置２００−２は外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡ２１〜ＤＡＴＡ２ｊを受信することができ、メモリ装置２００−ｘは外部クロック信号ＥＣＬＫ、１つ以上の命令信号ＣＯＭ、１つ以上のアドレス信号ＡＤＤ、及びデータ信号ＤＡＴＡｘ１〜ＤＡＴＡｘｊを受信することができる。
【０１１３】
図示したように、図２１の実施形態のメモリシステムにおいて、各メモリ装置２００−１、２００−２、…、２００−ｘは外部クロック信号ＥＣＬＫの１つのクロックサイクル間に直列２ｎビットで構成する出力データを受信し出力することができる。さらに、ｊビットのデータＤＡＴＡは同時に書き込みと読み出しをすることができる。
【０１１４】
図２２に示したように、関連制御ロジッグはアドレスバッファＡＤＤＢＵＦ１０、命令語デコーダ（ＣＯＭＤＥＣ）４２、１つ以上の直並列変換器１４−１〜１４−ｊ（ｊは図２１のｊに対応）、１つ以上の並直列変換器１６−１〜１６−ｊ、メモリセルアレイ１８、ローデコーダ２０、コラムデコーダ２２、位相同期ループＰＬＬ２４、及び／または制御信号発生回路ＣＳＧＣｋｔ．２６を含む。アドレスバッファＡＤＤＢＵＦ１０はアクティブ命令ＡＣＴに応答して１つ以上の外部入力アドレスＡＤＤを受信してローデコーダ２０に供給するローアドレスＲＡを発生する。
【０１１５】
ローデコーダ２０は所望のワードライン（図示せず）がメモリセルアレイ１８内から選択できるようにするために複数のローアドレスバッファから発生される複数のローアドレスに対応するメインワードラインイネーブル信号ＮＷＥを活性化することができる。アドレスバッファＡＤＤＢＵＦ１０は１つ以上の命令信号ＣＯＭからデコードされたリード命令ＲＥまたはライト命令ＷＥに応答してコラムデコーダ２２に供給するコラムアドレスＣＡを発生する。
【０１１６】
コラムデコーダ２２は複数のコラムアドレスを受信して対応するコラム選択ラインＣＳＬを活性化する。メモリセルアレイ１８の複数のビットラインは複数のデータが選択されたメモリセルにライトされたり選択されたりするメモリセルからリードできるようにするために選択されたＣＳＬに応答して選択することができる。
【０１１７】
上述したように、命令デコーダ４２は複数の外部命令信号ＣＯＭ、例えば、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどを受信した後にアクティブ命令、リード命令及びライト命令を発生することができる。
【０１１８】
各直並列変換器１４−１〜１４−ｊは、ライト命令信号ＷＥ及び複数の制御信号Ｐ１〜Ｐ（２ｎ）に応答して２ｎビットデータで構成された直列データＤＡＴＡを受信し、２ｎデータバスラインを介して２ｎビット並列データをメモリセルアレイ１８に同時に出力する。データ入力／データ出力ピンＤＱの数がｊ個であれば、直並列変換器の数もｊ個である。さらに、直並列変換器１４−１〜１４−ｊのそれぞれは２ｎデータバスラインを介してメモリセルアレイ１８に接続することができる。
【０１１９】
各並直列変換器１６−１〜１６−ｊは、リード命令信号ＲＥ及び複数の制御信号Ｐ１〜Ｐ（２ｎ）に応答してメモリセルアレイ１８から２ｎビットデータを並列に受信し、２ｎビット直列データを出力することができる。データ入力／データ出力ピンＤＱの数がｊ個であれば、並直列変換器の数もｊ個である。
【０１２０】
位相同期ループＰＬＬ２４は外部クロック信号ＥＣＬＫを受信し、外部クロック信号ＥＣＬＫに同期した内部クロック信号ＣＬＫ１を出力するロッキング動作を実行することができる。ロッキング動作が完了した後、位相同期ループＰＬＬ２４は制御信号発生回路ＣＳＧＣｋｔ．２６で複数の内部クロック信号ＣＬＫ１〜ＣＬＫＩを発生することができる。制御信号発生回路ＣＳＧＣｋｔ．２６は複数の制御信号Ｐ１〜Ｐ（２ｎ）を発生することができる。
【０１２１】
上述では、本発明の好ましい実施形態を参照しながら説明したが、当業者であれば、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【０１２２】
【図１Ａ】従来の位相同期ループの一例を示す図である。
【図１Ｂ】従来の位相同期ループの他の例を示す図である。
【図２】従来の電圧制御発振器を示す図である。
【図３Ａ】従来の位相同期ループの一例の動作を示すタイミング図である。
【図３Ｂ】従来の位相同期ループの他の例の動作を示すタイミング図である。
【図４】本発明の好適な一実施形態に係る位相同期ループを示す図である。
【図５Ａ】本発明の好適な一実施形態に係る電圧制御発振器を示す図である。
【図５Ｂ】図５Ａの電圧制御発振器の等価回路図である。
【図６Ａ】本発明の好適なさらに他の実施形態に係る電圧制御発振器を示す図である。
【図６Ｂ】図６Ａの電圧制御発振器の他の構成を示す図である。
【図６Ｃ】図６Ａの電圧制御発振器の等価回路図である。
【図７】本発明の好適な一実施形態に係る図６Ａの位相同期ループの動作を説明するためのタイミング図である。
【図８Ａ】本発明の好適なさらに他の実施形態に係る電圧制御発振器を示す図である。
【図８Ｂ】図８Ａの電圧制御発振器の等価回路図である。
【図９】本発明の好適な実施形態に係る図８Ａの電圧制御発振器の動作を示すタイミング図である。
【図１０】本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価回路図である。
【図１１】本発明の好適な実施形態に係る図１０の電圧制御発振器の動作を示すタイミング図である。
【図１２】本発明の好適なさらに他の実施形態に係る電圧制御発振器の等価回路図である。
【図１３】本発明の好適な実施形態に係る図１２の電圧制御発振器の動作を示すタイミング図である。
【図１４Ａ】本発明の好適な実施形態に係る位相検出器を示す図である。
【図１４Ｂ】本発明の好適なさらに他の実施形態に係る位相検出器を示す図である。
【図１４Ｃ】本発明の好適な実施形態に係る図１４Ｂの位相検出器の動作を示すタイミング図である。
【図１５Ａ】本発明の好適な実施形態に係る電荷ポンプ及びループフィルタを示す図である。
【図１５Ｂ】本発明の好適な実施形態に係る図１５Ａの電荷ポンプ及びループフィルタの動作を示すタイミング図である。
【図１５Ｃ】本発明の好適なさらに他の実施形態に係る図１５Ａの電荷ポンプ及びループフィルタの動作を示すタイミング図である。
【図１６Ａ】本発明の好適な実施形態に係る分配器を示す図である。
【図１６Ｂ】本発明の好適なさらに他の実施形態に係る分周器を示す図である。
【図１７】本発明の好適な他の実施形態に係る位相同期ループを示す図である。
【図１８】本発明の好適なさらに他の実施形態に係る位相同期ループを示す図である。
【図１９】本発明の好適な一実施形態に係るデジタルアナログ変換器及びループフィルタを示す図である。
【図２０】従来の電圧制御発振器の周波数変化に対する本発明の一実施形態に係る電圧制御発振器の周波数変化のシミュレーション結果を示す図である。
【図２１】本発明の好適な一実施形態に係る位相同期ループを含むメモリシステムを示す図である。
【図２２】本発明の好適な一実施形態に係る位相同期ループを含むメモリ装置を示す図である。
【符号の説明】
【０１２３】
１０ 位相周波数検出器ＰＦＤ
１２ 電荷ポンプＣＰ
１４ ループフィルタＬＦ
１６’ 電圧制御発振器ＶＣＯ
ＩＣＬＫ１〜ＩＣＬＫｎ 内部クロック信号
１８−１、１８−２、２０ 分周器
【特許請求の範囲】
【請求項１】
外部クロック信号と帰還クロック信号を受信して前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタと、
前記制御電圧を受信して少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記電圧制御発振器回路は、
ハイパーリングオシレータを備えることを特徴とする請求項１記載の位相同期ループ回路。
【請求項３】
前記電圧制御発振器回路は、
ｎ個の内部クロック信号を発生し、
前記ｎ個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｎ個の内部クロック信号の少なくとも１つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項２記載の位相同期ループ回路。
【請求項４】
前記位相同期ループ回路は、
前記ｎ個の内部クロック信号のうち前記少なくとも１つの周波数を分配して前記帰還クロック信号を発生する分周器をさらに備えることを特徴とする請求項３記載の位相同期ループ回路。
【請求項５】
前記分周器は、
少なくとも１つのＤフリップフロップを備えることを特徴とする請求項４記載の位相同期ループ回路。
【請求項６】
前記ループフィルタ回路は、
アナログループフィルタ回路であることを特徴とする請求項１記載の位相同期ループ回路。
【請求項７】
前記ループフィルタ回路は、
電荷ポンプ及びローパスフィルタを具備し、
前記電荷ポンプは前記ローパスフィルタを充電または放電してロッキング動作が前記位相同期ループ回路で完了するまでに前記制御電圧のレベルを制御することを特徴とする請求項６記載の位相同期ループ回路。
【請求項８】
前記ｎ個の内部クロック信号を発生する電圧制御発振器回路は、
ｎ個のノードを備え位相混合によって前記ｎ個の内部クロック信号の少なくとも２個を発生することを特徴とする請求項１記載の位相同期ループ回路。
【請求項９】
前記ｎが４であるとき、前記電圧制御発振器回路の２個のノードが（ｎ／２）個の入力を受信し、前記電圧制御発振器回路の２個のノードが（ｎ／２）−１個の入力を受信することを特徴とする請求項８記載の位相同期ループ回路。
【請求項１０】
前記ｎが４より大きい偶数であるとき、前記電圧制御発振器回路の各ノードは（ｎ／２）個の入力を受信することを特徴とする請求項８記載の位相同期ループ回路。
【請求項１１】
前記ｎが４より大きい奇数であるとき、前記電圧制御発振器回路の各ノードは（ｎ−１）／２個の入力を受信することを特徴とする請求項８記載の位相同期ループ回路。
【請求項１２】
前記ｎが４より大きい偶数であるとき、前記電圧制御発振器回路はｎ×（ｎ／２）個のインバータを備えることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１３】
前記ｎが４より大きい奇数であるとき、前記電圧制御発振器回路はｎ×（ｎ−１）／２個のインバータを備えることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１４】
前記ｎノードのそれぞれの位相は、
３６０／ｎの差があることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１５】
前記ｎが４であるとき、前記電圧制御発振器回路は４個のノード、６個のインバータ、及び少なくとも３個のループ回路を備えることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１６】
前記ｎが４であるとき、前記電圧制御発振器回路は４個のノード、８個のインバータ、少なくとも７個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項１７】
前記ｎが５であるとき、前記電圧制御発振器回路は５個のノード、１０個のインバータ、及び少なくとも８個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項１８】
前記ｎが６であるとき、前記電圧制御発振器回路は６個のノード、１８個のインバータ、及び少なくとも８個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項１９】
前記ｎが８であるとき、前記電圧制御発振器回路は８個のノード、３２個のインバータ、及び少なくとも８個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項２０】
前記ｎ個の内部クロック信号の少なくとも１つは前記外部クロック信号と同期することを特徴とする請求項１記載の位相同期ループ回路。
【請求項２１】
前記電圧制御発振器回路は、
ｍ（ｍは２より大きい整数）×ｎ個の内部クロック信号を発生し、ｍ×ｎ個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｍ×ｎ個の内部クロック信号の少なくとも１つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項１記載の位相同期ループ回路。
【請求項２２】
前記電圧制御発振器回路は、
前記制御電圧を受信し、ｎ個の中間内部クロック信号を発生する電圧制御発振器と、
前記ｎ個の中間内部クロック信号をｍ×ｎ個の内部クロック信号で分配するｎ個の分周器と、
をさらに備えることを特徴とする請求項２１記載の位相同期ループ回路。
【請求項２３】
前記ｍ×ｎ個の内部クロック信号は前記外部クロック信号の周波数の倍数であり、前記ｎ個の中間内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｎ個の中間内部クロック信号の周波数はｍ×ｎ個の内部クロック信号の周波数の倍数であることを特徴とする請求項２２記載の位相同期ループ回路。
【請求項２４】
外部クロック信号及び帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、前記アップ信号に応答してアップカウンティングし前記ダウン信号に応答してダウンカウンティングして前記位相同期ループ回路でロッキング動作が完了するまでに前記制御電圧のレベルを制御するカウンタ、デジタルアナログ変換器及びループフィルタを備えるループフィルタ回路と、
前記制御電圧を受信して少なくともｎ（ｎは４以上の整数）内部クロック信号を直接発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。
【請求項２５】
前記電圧制御発振器回路は、
ｍ（ｍは２より大きい整数）×ｎ個の内部クロック信号を発生し、前記ｍ×ｎ個の内部クロック信号は前記外部クロック信号の周波数の倍数であり、前記ｍ×ｎ個の内部クロック信号の少なくとも１つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項２４記載の位相同期ループ回路。
【請求項２６】
前記電圧制御発振器回路は、
前記制御電圧を受信し、ｎ個の中間内部クロック信号を発生する電圧制御発振器と、
前記ｎ個の中間内部クロック信号をｍ×ｎ個の内部クロック信号で分配するｎ個の分周器と、
をさらに備えることを特徴とする請求項２５記載の位相同期ループ回路。
【請求項２７】
前記ｍ×ｎ個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｎ個の中間内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記前記ｎ個の中間内部クロック信号の周波数はｍ×ｎ個の内部クロック信号の周波数の倍数であることを特徴とする請求項２６記載の位相同期ループ回路。
【請求項２８】
前記電圧制御発振器回路は、
前記制御電圧を受信し、前記ｎ個の中間内部クロック信号を前記ｎ個の内部クロック信号で発生する電圧制御発振器を備えることを特徴とする請求項２５記載の位相同期ループ回路。
【請求項２９】
外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を出力し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、
少なくともｎ（ｎは４より大きい整数）個の内部クロック信号を直接発生し、
前記少なくともｎ個の内部クロック信号の少なくとも１つから前記帰還クロック信号を発生し、
前記帰還クロック信号の位相を前記外部クロック信号の位相に同期させることを特徴とする位相同期方法。
【請求項３０】
外部クロック信号と帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタ回路と、
少なくとも４個のループを含み、前記制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。
【請求項３１】
外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、
各分離されたループから少なくともｎ（ｎは４以上の整数）個の内部クロック信号を発生して、
前記帰還クロック信号の位相を前記外部クロック信号の位相に同期させることを特徴とする位相同期方法。
【請求項３２】
メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、
前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、
前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、
前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器と、
を備えることを特徴とするメモリ装置。
【請求項３３】
複数のメモリ装置を備え、前記複数のメモリ装置のそれぞれが、
メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、
前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、
前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、
前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器を備えるメモリモジュールと、
前記外部クロック信号を前記複数のメモリ装置のそれぞれの位相同期ループ回路に供給し、命令信号及びアドレス信号を前記メモリモジュールに供給するメモリ制御器と、
を備えることを特徴とするメモリシステム。
【請求項１】
外部クロック信号と帰還クロック信号を受信して前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタと、
前記制御電圧を受信して少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記電圧制御発振器回路は、
ハイパーリングオシレータを備えることを特徴とする請求項１記載の位相同期ループ回路。
【請求項３】
前記電圧制御発振器回路は、
ｎ個の内部クロック信号を発生し、
前記ｎ個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｎ個の内部クロック信号の少なくとも１つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項２記載の位相同期ループ回路。
【請求項４】
前記位相同期ループ回路は、
前記ｎ個の内部クロック信号のうち前記少なくとも１つの周波数を分配して前記帰還クロック信号を発生する分周器をさらに備えることを特徴とする請求項３記載の位相同期ループ回路。
【請求項５】
前記分周器は、
少なくとも１つのＤフリップフロップを備えることを特徴とする請求項４記載の位相同期ループ回路。
【請求項６】
前記ループフィルタ回路は、
アナログループフィルタ回路であることを特徴とする請求項１記載の位相同期ループ回路。
【請求項７】
前記ループフィルタ回路は、
電荷ポンプ及びローパスフィルタを具備し、
前記電荷ポンプは前記ローパスフィルタを充電または放電してロッキング動作が前記位相同期ループ回路で完了するまでに前記制御電圧のレベルを制御することを特徴とする請求項６記載の位相同期ループ回路。
【請求項８】
前記ｎ個の内部クロック信号を発生する電圧制御発振器回路は、
ｎ個のノードを備え位相混合によって前記ｎ個の内部クロック信号の少なくとも２個を発生することを特徴とする請求項１記載の位相同期ループ回路。
【請求項９】
前記ｎが４であるとき、前記電圧制御発振器回路の２個のノードが（ｎ／２）個の入力を受信し、前記電圧制御発振器回路の２個のノードが（ｎ／２）−１個の入力を受信することを特徴とする請求項８記載の位相同期ループ回路。
【請求項１０】
前記ｎが４より大きい偶数であるとき、前記電圧制御発振器回路の各ノードは（ｎ／２）個の入力を受信することを特徴とする請求項８記載の位相同期ループ回路。
【請求項１１】
前記ｎが４より大きい奇数であるとき、前記電圧制御発振器回路の各ノードは（ｎ−１）／２個の入力を受信することを特徴とする請求項８記載の位相同期ループ回路。
【請求項１２】
前記ｎが４より大きい偶数であるとき、前記電圧制御発振器回路はｎ×（ｎ／２）個のインバータを備えることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１３】
前記ｎが４より大きい奇数であるとき、前記電圧制御発振器回路はｎ×（ｎ−１）／２個のインバータを備えることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１４】
前記ｎノードのそれぞれの位相は、
３６０／ｎの差があることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１５】
前記ｎが４であるとき、前記電圧制御発振器回路は４個のノード、６個のインバータ、及び少なくとも３個のループ回路を備えることを特徴とする請求項８記載の位相同期ループ回路。
【請求項１６】
前記ｎが４であるとき、前記電圧制御発振器回路は４個のノード、８個のインバータ、少なくとも７個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項１７】
前記ｎが５であるとき、前記電圧制御発振器回路は５個のノード、１０個のインバータ、及び少なくとも８個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項１８】
前記ｎが６であるとき、前記電圧制御発振器回路は６個のノード、１８個のインバータ、及び少なくとも８個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項１９】
前記ｎが８であるとき、前記電圧制御発振器回路は８個のノード、３２個のインバータ、及び少なくとも８個のループ回路を備えることを特徴とする請求項１０記載の位相同期ループ回路。
【請求項２０】
前記ｎ個の内部クロック信号の少なくとも１つは前記外部クロック信号と同期することを特徴とする請求項１記載の位相同期ループ回路。
【請求項２１】
前記電圧制御発振器回路は、
ｍ（ｍは２より大きい整数）×ｎ個の内部クロック信号を発生し、ｍ×ｎ個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｍ×ｎ個の内部クロック信号の少なくとも１つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項１記載の位相同期ループ回路。
【請求項２２】
前記電圧制御発振器回路は、
前記制御電圧を受信し、ｎ個の中間内部クロック信号を発生する電圧制御発振器と、
前記ｎ個の中間内部クロック信号をｍ×ｎ個の内部クロック信号で分配するｎ個の分周器と、
をさらに備えることを特徴とする請求項２１記載の位相同期ループ回路。
【請求項２３】
前記ｍ×ｎ個の内部クロック信号は前記外部クロック信号の周波数の倍数であり、前記ｎ個の中間内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｎ個の中間内部クロック信号の周波数はｍ×ｎ個の内部クロック信号の周波数の倍数であることを特徴とする請求項２２記載の位相同期ループ回路。
【請求項２４】
外部クロック信号及び帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、前記アップ信号に応答してアップカウンティングし前記ダウン信号に応答してダウンカウンティングして前記位相同期ループ回路でロッキング動作が完了するまでに前記制御電圧のレベルを制御するカウンタ、デジタルアナログ変換器及びループフィルタを備えるループフィルタ回路と、
前記制御電圧を受信して少なくともｎ（ｎは４以上の整数）内部クロック信号を直接発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。
【請求項２５】
前記電圧制御発振器回路は、
ｍ（ｍは２より大きい整数）×ｎ個の内部クロック信号を発生し、前記ｍ×ｎ個の内部クロック信号は前記外部クロック信号の周波数の倍数であり、前記ｍ×ｎ個の内部クロック信号の少なくとも１つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項２４記載の位相同期ループ回路。
【請求項２６】
前記電圧制御発振器回路は、
前記制御電圧を受信し、ｎ個の中間内部クロック信号を発生する電圧制御発振器と、
前記ｎ個の中間内部クロック信号をｍ×ｎ個の内部クロック信号で分配するｎ個の分周器と、
をさらに備えることを特徴とする請求項２５記載の位相同期ループ回路。
【請求項２７】
前記ｍ×ｎ個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記ｎ個の中間内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記前記ｎ個の中間内部クロック信号の周波数はｍ×ｎ個の内部クロック信号の周波数の倍数であることを特徴とする請求項２６記載の位相同期ループ回路。
【請求項２８】
前記電圧制御発振器回路は、
前記制御電圧を受信し、前記ｎ個の中間内部クロック信号を前記ｎ個の内部クロック信号で発生する電圧制御発振器を備えることを特徴とする請求項２５記載の位相同期ループ回路。
【請求項２９】
外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を出力し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、
少なくともｎ（ｎは４より大きい整数）個の内部クロック信号を直接発生し、
前記少なくともｎ個の内部クロック信号の少なくとも１つから前記帰還クロック信号を発生し、
前記帰還クロック信号の位相を前記外部クロック信号の位相に同期させることを特徴とする位相同期方法。
【請求項３０】
外部クロック信号と帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタ回路と、
少なくとも４個のループを含み、前記制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。
【請求項３１】
外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、
各分離されたループから少なくともｎ（ｎは４以上の整数）個の内部クロック信号を発生して、
前記帰還クロック信号の位相を前記外部クロック信号の位相に同期させることを特徴とする位相同期方法。
【請求項３２】
メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、
前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、
前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、
前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器と、
を備えることを特徴とするメモリ装置。
【請求項３３】
複数のメモリ装置を備え、前記複数のメモリ装置のそれぞれが、
メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、
前記少なくともｎ個の内部クロック信号を受信し、ｐ（ｐは２以上の整数）個の制御信号を発生する制御信号発生器回路と、
前記ｐ個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも１つの直並列変換器と、
前記ｐ個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも１つの並直列変換器を備えるメモリモジュールと、
前記外部クロック信号を前記複数のメモリ装置のそれぞれの位相同期ループ回路に供給し、命令信号及びアドレス信号を前記メモリモジュールに供給するメモリ制御器と、
を備えることを特徴とするメモリシステム。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００７−６４９２（Ｐ２００７−６４９２Ａ）
【公開日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願番号】特願２００６−１７１５７３（Ｐ２００６−１７１５７３）
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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