【課題】占有面積や定常位相誤差の増大、並びに、クロックが安定するまでに長時間を要することなく、スペクトラム拡散クロックを生成してＥＭＩ対策を図る。
【解決手段】基準信号ＣＫ１を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第１信号ＣＫ２を生成する第１回路４と、前記第１信号を受け取って、周期的に周波数が変化するクロックを生成する第２回路５と、を有する。 （もっと読む）

【課題】クロック信号が切り替えられた際の不具合の発生を低減する。
【解決手段】本発明に係るタイマ回路１１０は、入力クロック信号１１５を用いてカウント値１３４をカウントするカウンタ１２３と、入力クロック信号１１５が変更された際に、基準値１３５として第３設定値１３３を選択する選択部１２５と、カウント値１３４が基準値１３５分変化したタイミングで変化するタイマ出力信号１１６を生成する比較部１２７と、現在のカウント値より大きい値を第３設定値１３３として演算する第３設定値演算部１２４とを備える。 （もっと読む）

【課題】電磁波の不要輻射および伝送欠陥を低コストで低減することができる、半導体集積装置およびそれを備える表示装置を提供することを目的とする。
【解決手段】タイミングコントローラＩＣ４００が含む出力インターフェース回路４２０＿１は、出力バッファ４２２と、出力バッファ４２２の後段に設けられた減衰部４２４とを有している。出力バッファ４２２は、正側画像信号ＤＶ１（＋）および負側画像信号ＤＶ１（−）からなる差動信号を出力する。減衰部４２４は、１対のローパスフィルタ４２５Ａおよび４２５Ｂを有している。ローパスフィルタ４２５Ａおよび４２５Ｂにより高周波成分がそれぞれ減衰された正側画像信号ＤＶ１（＋）および負側画像信号ＤＶ１（−）は、それぞれ伝送線路６１０Ａおよび６１０Ｂに与えられる。 （もっと読む）

【課題】 信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少な周波数変化した信号を生成するPLL回路を実現する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。 （もっと読む）

【課題】入力クロック信号のパルス幅を安定して調整すること。
【解決手段】第１及び第２の電源間に設けられたパルス幅調整回路であって、ゲートに入力パルス信号ＩＮが入力される第１導電型の第１のトランジスタＰ１と、第１のトランジスタＰ１と第２の電源との間に設けられ、ゲートに入力パルス信号ＩＮが入力される第２導電型の第２のトランジスタＮ１と、第１のトランジスタＰ１と第１の電源との間に設けられ、ゲートに入力される第１の制御信号に応じて流れる電流が制御される第１導電型の第３のトランジスタＰ２と、第１のトランジスタＰ１と第１の電源との間に、第３のトランジスタＰ２と並列に設けられた第１の電流源回路１０２と、を備えるパルス幅調整回路。 （もっと読む）

【課題】設計期間の短縮化を図ること。
【解決手段】設計支援装置は、クロックツリー合成処理（ステップ２３）にて生成したクロックツリーに含まれるクロックパスについて、電圧・温度の遅延感度をそれぞれ算出し、２つのクロックパスの遅延感度の差を０に近づけるように、クロックパスの遅延感度を調整する。 （もっと読む）

【課題】周波数の即時調整が可能な節電型トリガー制御装置及びその方法を提供する。
【解決手段】本発明に係る装置は、少なくとも２つの信号入力端を有する信号制御ユニットと、計数制御ユニットと、クロック生成器と、からなる。２つの信号入力端はそれぞれ、トリガー回数を受信し、その後対応する回数の周波数逓増トリガー信号又は周波数逓減トリガー信号を生成する。計数制御ユニットにより受信した周波数逓増トリガー信号及び周波数逓減トリガー信号を計数する。クロック生成器により計数した周波数逓増トリガー信号又は周波数逓減トリガー信号の回数に基づき、出力周波数を線形逓増又は逓減する。本発明の装置は更に、電源コントローラーを有し、出力電圧を調整する。本発明は、システムのいかなる状態下でも、外部の制御により即時にシステムの周波数／電圧を線形調整でき、節電目的が達成される。 （もっと読む）

【課題】
本発明は、伝送路の伝送損失の程度、及び、データ転送レートに対して、広範囲にわたってデータ受信が可能な、受信装置を提供することを目的とする。
【解決手段】
上記の課題を解決するため、クロック信号を発生するクロック発生回路と、クロック信号が一方の論理を示す期間において、入力信号の信号電位を蓄積し、第１蓄積電位を発生する積分フィルタと、第１蓄積電位を第１デジタル値に変換するアナログデジタル回路と、第１デジタル値に基づいて、前記クロック信号が一方の論理を示す期間における、入力信号の論理を判定するデータ判定回路と、を備えることを特徴とする受信回路が提供される。
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【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減する。
【解決手段】入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、位相フィルタ回路から出力されたクロックを出力多相クロックとして出力する。 （もっと読む）

【課題】チップ温度が上昇した場合でも外部と通信できる入出力回路を提供する。
【解決手段】入出力回路は、複数の周波数のクロックを発生するクロック発生部１１と、チップの温度を測定する温度測定部１２と、前記チップの温度と、その温度における最大転送速度とを対比させたテーブルを記憶する記憶部１３と、前記温度測定部から入力された測定温度と、前記テーブルとを照らしあわせ、前記チップの温度に応じた最大転送速度で外部とのリンクを確立するように前記クロック発生部を制御する制御部１４とを具備する。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックに応答して１ビットずつレベル遷移する複数のビットの周波数制御信号を生成する周波数制御信号生成部と、及び前記複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。また、他の発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び複数のビットの周波数制御信号に応答して、入力される基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】従来の非同期データ受け渡しでは、送り側の信号変化周期を受け側の動作クロックの２倍以上にしておく必要があった。
ここで本発明では、この制限なく、非同期データの受け渡しを可能にすることを目的とする。
【解決手段】この目的を達成するために本発明では、非同期の関係にある２つのクロックから位相差量をパルス幅で抽出し、これを制御カウンタのクロックとして使用し、徐々にパルス幅が大きくなってカウンタが動作すると、遅延量制御部によって、一方のクロックの遅延量を制御し、一方のクロックが他方のクロックに追従する装置を提供する。 （もっと読む）

【課題】 入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含する位相平滑化回路が記載される。
【解決手段】 該複数個のＮＣＯクロックパルスのエッジは該入力クロックのエッジに整合している。位相エラー計算モジュールが該ＮＣＯへ結合されており且つ該複数個のＮＣＯクロックパルスの各々に対する対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており且つ該選択可能周波数において出力クロックを発生するために該対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々を調節する形態とされている。 （もっと読む）

【課題】位相が異なるクロックを非同期の切替信号に基づき切り替えても出力クロックに、切り替え時の短パルスが発生しないクロック切替回路を提供すること。
【解決手段】クロック切替回路１は、外部クロックＣＬＫＴ、ＣＬＫＢが入力されそれぞれＰＬＬ回路２、３と、ＰＬＬ回路３の出力ＰＬＢかＰＬＬ回路２の出力ＰＬＴの反転信号を選択出力するマルチプレクサ１４と、ＣＬＫＢ、ＰＬＢとは非同期のＬｏｃｋ判定信号１２ａに基づきマルチプレクサ１４を切り替え制御するクロック制御回路１３とを有する。クロック制御回路１３は、Ｌｏｃｋ判定信号１２ａが入力されるとＰＬＢの位相を所定値オフセットさせたオフセットクロックＰＬＱＢに同期してマルチプレクサ１４の出力を切り替えさせる。 （もっと読む）

USBデバイスのローカルクロックの位相および周波数を制御するための方法および装置であって、この装置は、USBトラフィックを観察して、分配されたクロックの周波数および位相に関する情報を含む周期的データ構造をUSBトラフィックから復号するための回路と、周期的データ構造を受け取って、少なくとも周期的データ構造から、周期的データ構造に対して周波数および位相の両方においてロックされたローカルクロック信号を生成するための回路とを備える。周期的データ構造を受け取ってローカルクロック信号を生成するための回路は、周期的データ構造の周波数の非整数倍の周波数を有するローカルクロック信号を生成することができる。
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【課題】クロックサイクルの数分の１でイベントをタイムスタンピングすること。
【解決手段】タイムスタンピング回路（２００）は、２つ以上の検出回路（２０２）を備える。各検出回路（２０２）は、イベントイン信号（１１４）を受け取り、イベントイン信号が受信されるクロックの位相に基づいてイベント信号を生成する。デコーダ（２０４）は、イベント信号を受け取って、イベントアウト信号（１１８）とイベントイン信号が検出された位相を表すタイムスタンプ(１１６)とを出力する。位相分割にイベントイン信号（１１４）をタイムスタンピングすることにより、タイムスタンピング回路（２００）はクロックサイクルよりも高速で発生するイベント信号を検出する。 （もっと読む）

【課題】 電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 （もっと読む）

【課題】 入力クロックの周波数に対する出力クロックの周波数の比が分数であっても、周期が一定である出力クロックを小規模回路で生成するクロック周波数制御装置を提供する。
【解決手段】 クロック周波数制御装置１００は、第１のクロックＣＫ１の周波数と第２のクロックＣＫ２の設定周波数比ｆ２／ｆ１を、約分した後の除算の商ｍと剰余ｒと分母ｄとして記憶する周波数比率記憶部１と、剰余ｒの累積加算値が分母ｄ以上になることにその値からｄを減算するとともに桁上げ信号を出力する累積加算部２と、商ｍを累積加算部２からの桁上げ信号とともに累積加算する累積加算部３と、ＣＫ２の周波数を計数するカウンタ５と、累積加算部３の出力とカウンタ５の出力の差分を算出する差分算出部６と、その差分値に応じて発振周波数を制御するための差分値評価部７Ａと、差分値評価部７Ａの制御により発振周波数が制御されるＣＫ２出力用ＶＣＸＯ９とを有する。 （もっと読む）

【課題】パソコンによる複数サーボの高速な同期制御を可能にするサーボ制御方法とシステムを提供すること。
【解決手段】複数のサーボ１０，２０は、パソコン１のＵＳＢハブ５に接続する。各サーボについて、該サーボへ制御指令が出されてから最後のサーボへ制御指令が出されるまでの同期ずれ量を設定する。各サーボ１０または２０は、パソコン１から新しい制御指令が送信されてから、該サーボの同期ずれ量分だけ待機して、全サーボ１０，２０への制御指令が出そろった後に、制御指令を取り込む。 （もっと読む）