数値制御型オシレータ（ＮＣＯ）出力クロック位相平滑化
【課題】 入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含する位相平滑化回路が記載される。
【解決手段】 該複数個のＮＣＯクロックパルスのエッジは該入力クロックのエッジに整合している。位相エラー計算モジュールが該ＮＣＯへ結合されており且つ該複数個のＮＣＯクロックパルスの各々に対する対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており且つ該選択可能周波数において出力クロックを発生するために該対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々を調節する形態とされている。
【解決手段】 該複数個のＮＣＯクロックパルスのエッジは該入力クロックのエッジに整合している。位相エラー計算モジュールが該ＮＣＯへ結合されており且つ該複数個のＮＣＯクロックパルスの各々に対する対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており且つ該選択可能周波数において出力クロックを発生するために該対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々を調節する形態とされている。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに記載する実施例は、数値制御型オシレータの分野に関するものである。更に詳細には、一般的に、数値制御型オシレータによって発生されるクロックにおけるジッタを最小とすることに関するものである。
【背景技術】
【０００２】
数値制御型オシレータ（ＮＣＯ）は、アキュムレータ及び制御レジスタに基づくクロック周波数合成及び制御のために通常使用されるデジタル回路である。ＮＣＯの出力クロック平均周波数は、多数の出力クロックサイクルを包含する或る期間にわたり任意的に正確であるようにさせることが可能である。周波数精度は、入力クロック周波数及びＮＣＯアキュムレータ幅によって決定される。特に、ＮＣＯは、しばしば、デジタルＰＰＬ実現例において使用され且つ機能においてアナログＰＬＬにおける電圧制御型オシレータ（ＶＣＯ）に類似している。ＮＣＯは、周波数出力を正確に制御することが可能であり且つＶＣＯの場合に存在するようなノイズ、ドリフト等の本質的な問題が存在しないという点において、アナログＶＣＯよりも有益性を有している。
【０００３】
然しながら、ＮＣＯは性質上デジタルであるために、クロック位相の時間離散化によって誘起されるジッタの問題を抱えている。即ち、ＮＣＯクロック信号のクロックパルスのどの前端も入力クロックエッジの発生と整合することに拘束されている。従って、１個のＮＣＯクロックエッジから次のものへの時間は、一つの入力クロック周期だけ変化する場合がある。ＮＣＯクロックの平均周波数は所望通りの精度とさせることが可能であるが、入力クロックの周期と等しいジッタが常にクロック上に存在している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特に、１実施例においては、位相平滑化システムについて記載し、それは、入力クロックに基づいて選択可能な周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含している。
【課題を解決するための手段】
【０００５】
該複数個のＮＣＯクロックパルスのエッジは、入力クロックのエッジに整合されている。位相エラー計算モジュールが該ＮＣＯへ結合されており、且つ該複数個のＮＣＯクロックパルスの各々に対して対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており、且つ選択可能な周波数において出力クロックを発生するために該対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々の位相を調節する形態とされている。該出力クロックのエッジは、理想的な位相をより良く近似するために該位相エラーに従って調節され且つ入力クロックのエッジに対して必ずしも整合することを必要とするものではない。
【図面の簡単な説明】
【０００６】
【図１】本特許請求の範囲に記載されている発明の１実施例に基づくＮＣＯの出力クロックにおけるジッタを最小とさせることが可能なシステムのブロック図。
【図２】本発明の１実施例に基づく図１のクロック位相選択可能遅延モジュールのブロック図。
【図３】本発明の１実施例に基づく図１のＮＣＯの出力クロックの位相遅延補償を例示しているタイミング線図。
【図４】本発明の１実施例に基づくＮＣＯの出力クロックにおけるジッタを最小とさせる方法を例示したフローチャート４００。
【発明を実施するための形態】
【０００７】
ＮＣＯによって発生されるクロックにおけるジッタを最小とさせる本発明の好適実施例、システム及び方法について詳細に説明するが、それらの例は添付の図面に例示されている。
【０００８】
従って、本発明の種々の実施例は、ＮＣＯ出力クロック位相平滑化を実施するシステム及び方法を開示するものである。本発明の実施例は、上述したことを達成し、且つ更にＮＣＯによって発生される出力クロック信号におけるジッタを最小化させる。
【０００９】
以下の詳細な説明は、添付の図面を参照して現在特許請求の範囲に記載されている発明の例示的実施例についてのものである。この様な説明は、本発明の範囲に関しては、制限的なものではなく例示的なものであることが意図されている。この様な実施例は、当業者が本発明を実施することが可能であるのに十分であるように記載され、且つ本発明の精神又は範囲を逸脱すること無しに幾らかの変形を伴ってその他の実施例として実施することが可能であることが理解される。
【００１０】
表記法及び用語法
本発明の実施例は、ＬＣＤディスプレイ（例えば、テレビジョンディスプレイ）などのイメージングシステムと関連するハードウエア又はコンピュータ上で稼動するソフトウエア上で実現させることが可能である。該コンピュータシステムは、パソコン、ノートブックコンピュータ、サーバコンピュータ、メインフレーム、ネットワーク型コンピュータ、ワークステーション等とすることが可能である。このソフトウエアプログラムは、ＮＣＯクロック位相平滑化を与えるべく動作可能である。１実施例においては、該コンピュータシステムは、バスに結合されているプロセッサ、及び該バスに結合されているメモリ格納部を包含している。該メモリ格納部は、揮発性又は非揮発性とすることが可能であり、且つ着脱自在な格納媒体を包含することが可能である。該コンピュータは、又、ディスプレイ、データ入力及び出力用設備等を包含することが可能である。
【００１１】
以下の詳細な説明の内の幾つかの部分は、手順、ステップ、論理ブロック、処理、及びコンピュータメモリ上で実施することが可能なデータビットに関する演算のその他の記号的表現により示される。これらの説明及び表現は、当該技術における他の当業者に対して作業実体を最も効果的に伝達するためにデータ処理技術における当業者によって使用されている手段である。手順、コンピュータにより実行されるステップ、論理ブロック、プロセス等は、ここでは且つ一般的に、所望の結果に通じる演算又は命令の首尾一貫したシーケンスであると考えられる。該演算は、物理的量の物理的操作を必要とするようなものである。通常、といっても必ずしもというわけではないが、これらの量は、コンピュータシステム内において格納され、転送され、結合され、比較され、且つその他の態様で操作されることが可能な電気的又は磁気的信号の形式を取る。これらの信号のことをビット、値、要素、記号、文字、項目、数等として参照することが、主に一般的な使用態様の理由から、時折便利であることが証明されている。
【００１２】
然しながら、これらの及び同様の項目は全て適宜の物理的量と関連すべきものであり、これらの量に対して適用される単なる便利なラベルであることを銘記すべきことである。以下の説明から明らかなようにそうでないことが特筆されない限り、本発明全体を通じて、「決定する」、「発生する」、「適用する」等の用語を使用する説明は、コンピュータシステムのレジスタ及びメモリ内の物理的（電子的）量として表されているデータを操作し且つ該コンピュータシステムのメモリ又はレジスタ又はその他のその様な情報格納部、伝送又はディスプレイ装置内の物理的量として同様に表されるその他のデータへ変換するコンピュータシステム、又は埋込型システムを包含する同様の電子的コンピューティング装置の動作及び処理のことを意味するものである。
【００１３】
ＮＣＯクロック位相平滑化
本発明の実施例は、最小のジッタを示す一次クロックから二次クロックを派生する目的のためのＮＣＯクロックを実現する。特に、本発明の実施例は、従来のＮＣＯクロック出力によって発生される離散化によって発生されるジッタと比較した場合にＮＣＯクロックの出力上のジッタを減少させることが可能である。
【００１４】
図１は、本発明の１実施例に従って、ＮＣＯにより発生されるクロックのジッタを最小化させることが可能な位相平滑化システム１００のブロック図である。ＮＣＯクロックジッタは、ＮＣＯ１１０に続くクロック位相選択可能遅延モジュールの付加によって減少される。ＮＣＯクロックジッタは、以下により詳細に説明する選択可能係数Ｌによって従来のＮＣＯシステムにおける入力クロックの１クロック周期から減少される。
【００１５】
位相平滑化システム１００は、選択可能な周波数における複数個のＮＣＯクロックパルスを有するＮＣＯクロック１８０を発生する形態とされているＮＣＯ１１０を有している。該ＮＣＯクロックは、入力クロック１６０及び基準入力、即ち周波数制御入力１５０、に基づいている。ＮＣＯクロック１８０は非常に精密な平均クロック周波数を発生するが、ＮＣＯクロック１８０はこの点においてクロックのサイクル毎のジッタを示している。即ち、ＮＣＯクロック１８０の複数個のＮＣＯクロックパルスのエッジ（例えば、前端）は入力クロック１６０のエッジに整合されている。そうであるから、結果的に発生するジッタは入力クロック１６０の周期、例えばＴｃｋｉｎ、と等しい。
【００１６】
１実施例においては、ＮＣＯ１１０は、入力クロック１６０を受け取り且つ入力クロックの前端において前の蓄積した値（例えば、Ｎ−１）を与える形態とされているアキュムレータ１４０を有している。該アキュムレータの出力は加算ブロック及び位相エラー計算モジュール１３０へ送られる。例示目的のために、本発明の実施例は入力クロック１６０のリーディングエッジ即ち前端でトリガーされるものとして説明する。然しながら、その他の実施例は、入力クロック１６０のフォーリングエッジ即ち後端でトリガーされる場合にも適している。
【００１７】
加算ブロック１２０はアキュムレータ１４０へ結合されており且つ入力クロックのエッジにおいて前の蓄積した値（例えば、Ｎ−１）を周波数制御入力１５０と加算する形態とされている。加算ブロック１２０はアキュムレータ１４０内に格納するために次の前に蓄積した値（例えば、Ｎ）を発生する。
【００１８】
その結果、アキュムレータ１４０は、入力クロックの各前端において格納されている値と周波数制御入力１５０とを断続的に加算する。その結果、アキュムレータ１４０は、ＮＣＯクロック１８０の複数個のＮＣＯクロックパルスを発生することが可能である。特に、１実施例においては、アキュムレータ１４０は、該アキュムレータ内の蓄積された値に基づいてＮＣＯクロックパルス（例えば、Ｎ−１）を発生する。１実施例においては、アキュムレータ１４０は１ビットの蓄積された値に基づいてＮＣＯクロックパルスを発生する。別の実施例においては、アキュムレータ１４０はアキュムレータ１４０によって出力される蓄積された値の最大桁ビット（ＭＳＢ）に基づいてＮＣＯクロックパルスを発生する。更に別の実施例においては、アキュムレータ１４０は、ＭＳＢが１である場合にＮＣＯクロックパルスを発生する。
【００１９】
特に、ＮＣＯ１１０の平均出力周波数は以下のように式１で与えられる。
【００２０】
【数１】
【００２１】
式１において、以下の項、
【００２２】
【数１ａ】
【００２３】
はＨｚでのＮＣＯ出力１８０平均周波数を意味している。又、以下の項、
【００２４】
【数１ｂ】
【００２５】
はＨｚでの入力クロック１６０周波数を意味している。以下の項、
【００２６】
【数１ｃ】
【００２７】
はアキュムレータ１４０の大きさを意味しており、それは、１実施例においては、２の冪である（例えば、ＭＮＣＯ＝２Ｎ）。又、以下の項、
【００２８】
【数１ｄ】
【００２９】
はアキュムレータ１４０内のビット数を意味している。以下の項、
【００３０】
【数１ｅ】
【００３１】
はＮＣＯ周波数制御入力１５０を意味している。
【００３２】
ＮＣＯ１１０は、又、位相エラー計算モジュール１３０を有している。１実施例においては、位相エラー計算モジュールはアキュムレータ１４０へ結合されており且つアキュムレータ１４０の出力（例えば、Ｎ−１）を受け取る形態とされている。ＮＣＯクロック１８０の各パルスに対して、該位相エラー計算モジュールは対応する位相エラーを発生する形態とされている。
【００３３】
特に、位相エラー計算モジュール１３０はセレクト入力ＳＣＯＭＰ１３５を発生し、それはＮＣＯクロックパルス（例えば、Ｎ−１）の対応する位相エラーを表している。このセレクト入力は、ＮＣＯクロック１８０のジッタを減少させるためにＮＣＯクロックパルスへ適用される位相遅延を発生するために使用される。
【００３４】
１実施例において、位相エラー計算モジュール１３０は、アキュムレータ１４０によって発生されるＮＣＯクロックパルス（例えば、Ｎ−１）の位相エラーを決定する形態とされている。該位相エラーは、以下に更に詳細に説明するように、ＮＣＯクロックパルスの実際の位相を選択可能な周波数においての理想的なＮＣＯクロックの位相と比較することによって決定される。付加的に、該位相エラーは、１実施例においては、アキュムレータ１４０内の蓄積された値のフラクショナルビット（fractional bits）に基づいており、又は、別の実施例によれば、アキュムレータ１４０内の蓄積された値と周波数制御入力１５０との結合に基づいている。
【００３５】
１実施例においては、遅延パイプラインが位相エラー計算モジュールの後に導入される。該遅延パイプラインは、クロック入力の少なくとも一つの位相を有しており且つ出力クロック１９０に一様に適用される。該遅延パイプラインは、１実施例においては、位相エラー計算モジュール１３０がその計算を実行することを可能とするために導入される。
【００３６】
位相平滑化システム１００は、又、クロック位相選択可能遅延１７０を有しており、それは位相エラー計算モジュール１３０へ結合されている。クロック位相選択可能遅延１７０は、選択可能周波数においてジッタを減少させた出力クロックを発生するために、それに対応する位相エラー（例えば、位相エラー計算モジュール１３０によって発生されるセレクト入力）に従ってＮＣＯクロック１８０の複数個のＮＣＯクロックパルスの各々を調節する形態とされている。特に、該出力クロックの前端は入力クロックの前端と必ずしも整合するものではない。より特定的には、出力クロックのエッジは理想的な出力位相に一層近く近似すべく位相調節されており、入力クロックのエッジと必ずしも整合することは必要ではない。
【００３７】
特に、ＮＣＯ１１０によって発生されるＮＣＯクロックパルスの位相エラーは以下の如くに決定される。任意の与えられた時間において、アキュムレータ１４０の値は、以下の式２によって表されるように、デジタル形式におけるＮＣＯクロックパルス（例えば、Ｎ−１）の位相を表すものと考えることが可能である。
【００３８】
【数２】
【００３９】
式１において、Ａ（ｔ）はアキュムレータ１４０の瞬間的な値である。１実施例においては、ＮＣＯクロック１８０はアキュムレータ１４０のＭＳＢであるから、このことは真の位相の大雑把な近似と考えることが可能であり、それは１８０度の分解能での正確度である。
【００４０】
式１から、該アキュムレータの増分的正規化された位相変化は以下の式３によって与えられる。
【００４１】
【数３】
【００４２】
これは、又、ＮＣＯクロックエッジが発生する位相エラーの上限である。ＮＣＯクロック１８０の全てのエッジにおいて、対応するＮＣＯクロックパルスの正規化された位相エラーは以下の式４によって与えられる。
【００４３】
【数４】
【００４４】
付加的に、対応するＮＣＯクロックパルスの実際の位相は、１実施例においては、アキュムレータ１４０のフラクショナルビットから決定することが可能である。フラクショナルビット（ＡＦＲＡＣ）は、アキュムレータ１４０内のＭＳＢ未満の値全てである。実際の位相は以下の式５によって与えられる。
【００４５】
【数５】
【００４６】
該実際の位相は、１実施例においては、ＮＣＯクロック１８０のエッジの離散化によって発生される位相エラーを取除くために使用される。特に、式５は正規化された位相エラーを表しており、それは理想的なクロックエッジ（例えば、０度）とＮＣＯ１１０によって発生されたＮＣＯクロック１８０のＮＣＯクロックパルスの実際の位相との間の差である。これはＮＣＯクロック周波数に対して正規化される。然しながら、この位相エラーは式４によって拘束されるので、該位相エラーの補償はこの境界内において必要であるに過ぎない。そうであるから、該位相エラーは以下の式６における入力クロック周期に関しての正規化されたエラーとして表される。
【００４７】
【数６】
【００４８】
図３は、本発明の１実施例に従うシステム１００によって発生される信号のタイミングを例示したタイミング線図３００である。例えば、図３はクロック入力信号（ＣＬＫＩＮ）３１０のタイミングを例示している。又、実際のＮＣＯクロック（ＮＣＯ ＣＬＫ）３２０が示されている。１実施例においては、実際のＮＣＯ ＣＬＫは図１のＮＣＯクロック１８０に類似している。更に、図３は、又、ＮＣＯ１１０によって発生された位相エラーを補償する補償されたＮＣＯクロック（ＮＣＯ ＣＬＫ）３４０を例示している。
【００４９】
特に、式６において計算される位相エラーは、理想的なＮＣＯ ＣＬＫ３２０とＮＣＯ ＣＬＫ３３０の実際のクロック位相との間の位相差を例示している。例えば、該差異はφERRCLK３５０で示されている。
【００５０】
式６において計算された正規化されたエラー（例えば、φＥＲＲＣＬＫ３５０）は、実際のＮＣＯ ＣＬＫ３３０の実際の位相における「遅れ」を表している。この遅れが発生する理由は、ゼロのエラーは、実際のＮＣＯ ＣＬＫ３３０のＮＣＯクロックエッジはそれが理想的なＮＣＯ ＣＬＫ３２０において理想的であるべき箇所に正確に発生することを暗示しているからである。そうであるから、正のエラーは、実際のＮＣＯ ＣＬＫ３３０からの実際のＮＣＯクロックエッジは式６において計算される位相エラーに等しい量だけ理想的なものより遅れて発生することを示している。１実施例においては、式６において計算されるこの位相エラーを補償するために、以下の式７において計算されるように、１−位相エラーである位相遅延を付加することが必要である。
【００５１】
【数７】
【００５２】
式７において計算される補償された位相エラーは図３においてφＣＯＭＰ３６０として示してある。
【００５３】
更に、図３に示されているように、ＮＣＯ位相補償の位相遅延は、以下の式８に示されるように、一定とさせることが可能である。
【００５４】
【数８】
【００５５】
全位相φＣＯＭＰ３７０も一定のものとして図３に示してある。式８に示されるように、ＮＣＯ１１０の離散化によって導入される位相エラーに拘わらずに、この位相エラーは、最小のジッタ又はジッタ無しでの固定した位相遅延を発生させるための補償スキームによって取除くことが可能である。
【００５６】
次に図２を参照すると、本発明の１実施例に基づくクロック位相選択可能遅延（ＣＰＳＤ）モジュール１７０のブロック線図が一層詳細に例示されている。ＣＰＳＤモジュール１７０は、位相エラー計算モジュールによって出力されるセレクト入力ＳＣＯＭＰ１３５に基づくＮＣＯクロック１８０のＮＣＯクロックパルス（例えば、Ｎ−１）の位相遅延させたバージョンを発生する。
【００５７】
ＣＰＳＤモジュール１７０は、式７における位相補償を発生する。ＣＰＳＤモジュール１７０は、入力クロック１６０を受け取る形態とされている遅延ロックループ（ＤＬＬ）２４０を有している。特に、ＤＬＬ２４０は、１実施例においては、入力クロック１６０をＬ個の等しい位相へロックする。即ち、該ＬＤＤは、入力クロック１６０の周期ＴｃｋｉｎのＬ個の等しい位相がバッファＬによって示されているようにバッファストリング２４５内の遅延ステージによって表されるように、入力クロック１６０をロックする。
【００５８】
特に、入力クロック１６０は、位相周波数検知器（ＰＦＤ）２４７及びチャージポンプ２４９によって断続的にロックされる。即ち、ＰＦＤ２４７はバッファのストリング２４５へ結合されており且つＬ個の等しい位相が入力クロック周期Ｔｃｋｉｎと等しく無い場合の位相エラーを計算する形態とされている。更に、チャージポンプ２４９はＰＦＤ１４７へ結合されており且つバッファのストリング２４５を入力クロックへロックさせるためにその差を補正する形態とされており、そのことは、入力クロック周期ＴｃｋｉｎにわたりＬ個の等しく離隔された位相を発生する。
【００５９】
更に、ＣＰＳＤモジュール１７０は、アキュムレータ１４０へ結合されている電圧制御型遅延線（ＶＣＤＬ）２３０を有している。ＶＣＤＬ２３０は、ＮＣＯクロック１８０の複数個のＮＣＯクロックパルスを受け取る形態とされている。更に、ＶＣＤＬ２３０は、入力クロック周期ＴｃｋｉｎのＬ個の等しい位相を発生する形態とされている。即ち、ＤＬＬ２４０は、ＶＣＤＬ２３０におけるバッファＬによって表されるバッファストリング２３５の遅延ステージを横断しての電圧を制御する制御型電圧２４５を発生する。
【００６０】
ＶＣＤＬ２３５は、ＤＬＬ２４０におけるバッファストリング２３５と同一であり且つマッチングする遅延ステージをバッファストリング２３５内に有している。そうであるから、ＶＣＤＬ２３０は、その遅延が１個の入力クロック周期Ｔｃｋｉｎと正確に等しく且つその位相が各々Ｔｃｋｉｎ／Ｌによって表される遅延線を形成している。
【００６１】
ＣＰＳＤモジュール１７０は、又、位相エラー計算モジュール１３０へ結合されているマルチプレクサ１９０を有している。該マルチプレクサは、入力ＮＣＯクロックパルス（例えば、Ｎ−１）の対応する位相エラーを受け取り且つ該対応する位相エラーに基づいて適宜の位相遅延を選択する形態とされている。該適宜の位相遅延は、出力クロック１９０を発生するために、前記複数個のＮＣＯクロックパルスの内の対応するＮＣＯクロックパルス（例えば、Ｎ−１）へ適用される。
【００６２】
特に、該ＮＣＯクロックパルス（例えば、Ｎ−１）は、前述したように、セレクト信号ＳＣＯＭＰ１３５から選択される適宜の位相遅延でＶＣＤＬ２３５を介して通過される。即ち、１実施例においては、該マルチプレクサは、該バッファストリング２３５内の適宜のタップ点を選択して、適宜の位相遅延をＮＣＯクロックパルス（例えば、Ｎ−１）へ付加してジッタを減少させる。
【００６３】
１実施例においては、使用可能な位相選択の数は離散的であるので、式７の位相補償は、ＳＣＯＭＰ１３５を発生させるために式９において修正される。
【００６４】
【数９】
【００６５】
式９において、１実施例においては、ＳＣＯＭＰは最も近い整数値へ切り捨てられる。図２に示されているように、ＳＣＯＭＰのより低い値は一層大きな位相遅延を選択して式７の逆の関係を実現する。本発明の実施例においては、全体的なシステムのジッタ要件を満足させるためにバッファストリング２３５の遅延線内に位相タップの数を増加させるためにＬを変化させることが可能である。
【００６６】
別の実施例においては、出力クロック１９０はグリッチが無いものであるように構成されている。特に、セレクト入力ＳＣＯＭＰは、ＶＣＤＬバッファストリング２３５の要素の全てが同一の値（例えば、全て低）にある場合にのみ変化される。１実施例において、マルチプレクサ２２０がこれらの条件下においてグリッチの無いものである場合には、出力クロック１９０におけるジッタは最小化されており且つグリッチの無いものである。
【００６７】
図４は、本発明の１実施例に従ってＮＣＯクロックに対して位相平滑化を与える方法における段階を例示しているフローチャート４００である。即ち、本実施例は、ＮＣＯによって発生される出力クロックにおけるジッタを最小化させる。
【００６８】
４１０において、本実施例は入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する。特に、ＮＣＯ１１０は選択可能周波数において複数個のＮＣＯクロックパルスを発生する。該複数個のＮＣＯクロックパルスの前端は入力クロックの前端と整合されている。
【００６９】
更に詳細には、入力クロックの前端において、本実施例は、前の蓄積した値を周波数制御入力と加算して現在の蓄積された値を発生する。この現在の蓄積された値は、入力クロックの次の前端によって導入される次のサイクルに対する次の前に蓄積された値を有している。
【００７０】
又、本実施例は、該前の蓄積された値のＭＳＢが１である場合に該複数個のＮＣＯクロックパルスの内の１個のＮＣＯクロックパルスを発生する。即ち、図１のアキュムレータ１４０内の蓄積された値のＭＳＢが１の値をアサートする場合にはいつでも、該アキュムレータはＮＣＯクロックパルス（例えば、Ｎ−１）を発生する。
【００７１】
４２０において、本実施例は、該複数個のＮＣＯクロックパルスの各々に対しての対応する位相エラーを決定する。特に、位相エラー計算モジュール１３０は位相エラーを決定する。該位相エラーは、対応するＮＣＯクロックパルスの実際の位相を選択可能周波数の理想的なＮＣＯクロックの理想的な位相と比較することにより計算される。
【００７２】
特に、本実施例は、周波数制御入力及び前の蓄積した値のフラクショナルビットに基づいてＮＣＯクロックパルスの正規化された位相エラーを決定する。該正規化された位相エラーは、１から該正規化された位相エラーを減算して対応するＮＣＯクロックパルスの対応する位相エラーを発生させることにより補償される。
【００７３】
４３０において、本実施例は、該対応する位相エラーを該複数個のＮＣＯクロックパルスの各々へ適用する。特に、ＣＰＳＤモジュール１７０は、該対応する位相エラーを適用して選択可能周波数における出力クロックを発生し、そのことはジッタを最小化させる。特に、出力クロックの前端は入力クロックの前端に必ずしも整合していることは必要ではない。
【００７４】
特に、本実施例は、入力クロックのＬ個の等しい位相に対応するＬ個のタップ点、又はＶＣＤＬにおける例を有している遅延線を形成している。即ち、入力クロックは、例えば、ＶＣＤＬを制御するＤＬＬにおいて、Ｌ個の等しい位相へロックされる。ＮＣＯクロックパルスを受け取った後に、本実施例は、対応するＮＣＯクロックパルスに対して適宜の位相遅延を適用するために対応する位相エラーに基づいて該遅延線内の適宜のタップ点を選択することが可能である。その後に、本実施例は、出力クロックの一部として適宜の位相遅延を具備する対応するＮＣＯクロックパルスを出力することが可能である。
【００７５】
要するに、フローチャート４００の方法は、ＶＣＤＬ２３０を制御するＤＬＬ２４０から構成されているＣＰＳＤモジュール１７０を使用する。ＣＰＳＤモジュール１７０は、ＣＰＳＤモジュール１７０に対するセレクト入力によって選択される入力クロック周期ＴｃｋｉｎのＬ個の等しく離隔された遅延を発生する。該適宜の遅延は、全てのＮＣＯクロック出力に関するＮＣＯフラクショナルビットに基づいて選択される。ＣＰＳＤ機能の出力は、ｉ×Ｔｃｋｉｎだけ遅延された出力クロックであり、尚ｉ＝０，１，．．．，Ｌ−１である。そうであるから、このことは、１実施例においては、ＮＣＯクロックジッタをＴｃｋｉｎからＴｃｋｉｎ／Ｌへ減少させる所望の効果を具備している。
【００７６】
広義には、本記載は出力クロック位相平滑化を実施するシステム及び方法を開示している。位相平滑化回路を記載しており、それは入力クロックに基づいている選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含している。該複数個のＮＣＯクロックパルスのエッジは入力クロックのエッジに対して整合される。位相エラー計算モジュールがＮＣＯへ結合されており且つ該複数個のＮＣＯクロックパルスの各々に対して対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており且つ一層近接して理想的な出力クロック位相と整合するように位相調節された選択可能周波数における出力パルスを発生するために、対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々を調節する形態とされている。出力クロックのエッジは入力クロックのエッジに対して必ずしも整合していることは必要ではない。
【００７７】
従って、本発明の種々の実施例はＮＣＯ出力クロック位相平滑化を実施するためのシステム及び方法を開示している。本発明の実施例は、上の成果を与え且つ更にＮＣＯによって発生される出力クロック信号におけるジッタを最小化させることを与える。
【００７８】
本発明の実施例、ＮＣＯによって発生されるクロックにおけるジッタを最小化させるためのシステム及び方法を記載している。本発明は好適実施例に関連して記載してあるが、本発明をこれらの実施例に制限することを意図したものでないことが理解される。それとは反対に、本発明は特許請求の範囲によって定義されるように、本発明の精神及び範囲内に包含される場合のある変形例、修正例、及び均等物をカバーするものであることが意図されている。更に、本発明の詳細な説明においては、本発明の完全なる理解を与えるために多数の特定的な詳細について記載されている。然しながら、当業者によって認識されるように、本発明はこれらの特定的な詳細無しで実施することも可能である。その他の場合において、周知の方法、手順、コンポーネント、及び回路については詳細に記載していないが、本発明の側面を不必要にぼかすことがないためである。
【技術分野】
【０００１】
ここに記載する実施例は、数値制御型オシレータの分野に関するものである。更に詳細には、一般的に、数値制御型オシレータによって発生されるクロックにおけるジッタを最小とすることに関するものである。
【背景技術】
【０００２】
数値制御型オシレータ（ＮＣＯ）は、アキュムレータ及び制御レジスタに基づくクロック周波数合成及び制御のために通常使用されるデジタル回路である。ＮＣＯの出力クロック平均周波数は、多数の出力クロックサイクルを包含する或る期間にわたり任意的に正確であるようにさせることが可能である。周波数精度は、入力クロック周波数及びＮＣＯアキュムレータ幅によって決定される。特に、ＮＣＯは、しばしば、デジタルＰＰＬ実現例において使用され且つ機能においてアナログＰＬＬにおける電圧制御型オシレータ（ＶＣＯ）に類似している。ＮＣＯは、周波数出力を正確に制御することが可能であり且つＶＣＯの場合に存在するようなノイズ、ドリフト等の本質的な問題が存在しないという点において、アナログＶＣＯよりも有益性を有している。
【０００３】
然しながら、ＮＣＯは性質上デジタルであるために、クロック位相の時間離散化によって誘起されるジッタの問題を抱えている。即ち、ＮＣＯクロック信号のクロックパルスのどの前端も入力クロックエッジの発生と整合することに拘束されている。従って、１個のＮＣＯクロックエッジから次のものへの時間は、一つの入力クロック周期だけ変化する場合がある。ＮＣＯクロックの平均周波数は所望通りの精度とさせることが可能であるが、入力クロックの周期と等しいジッタが常にクロック上に存在している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特に、１実施例においては、位相平滑化システムについて記載し、それは、入力クロックに基づいて選択可能な周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含している。
【課題を解決するための手段】
【０００５】
該複数個のＮＣＯクロックパルスのエッジは、入力クロックのエッジに整合されている。位相エラー計算モジュールが該ＮＣＯへ結合されており、且つ該複数個のＮＣＯクロックパルスの各々に対して対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており、且つ選択可能な周波数において出力クロックを発生するために該対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々の位相を調節する形態とされている。該出力クロックのエッジは、理想的な位相をより良く近似するために該位相エラーに従って調節され且つ入力クロックのエッジに対して必ずしも整合することを必要とするものではない。
【図面の簡単な説明】
【０００６】
【図１】本特許請求の範囲に記載されている発明の１実施例に基づくＮＣＯの出力クロックにおけるジッタを最小とさせることが可能なシステムのブロック図。
【図２】本発明の１実施例に基づく図１のクロック位相選択可能遅延モジュールのブロック図。
【図３】本発明の１実施例に基づく図１のＮＣＯの出力クロックの位相遅延補償を例示しているタイミング線図。
【図４】本発明の１実施例に基づくＮＣＯの出力クロックにおけるジッタを最小とさせる方法を例示したフローチャート４００。
【発明を実施するための形態】
【０００７】
ＮＣＯによって発生されるクロックにおけるジッタを最小とさせる本発明の好適実施例、システム及び方法について詳細に説明するが、それらの例は添付の図面に例示されている。
【０００８】
従って、本発明の種々の実施例は、ＮＣＯ出力クロック位相平滑化を実施するシステム及び方法を開示するものである。本発明の実施例は、上述したことを達成し、且つ更にＮＣＯによって発生される出力クロック信号におけるジッタを最小化させる。
【０００９】
以下の詳細な説明は、添付の図面を参照して現在特許請求の範囲に記載されている発明の例示的実施例についてのものである。この様な説明は、本発明の範囲に関しては、制限的なものではなく例示的なものであることが意図されている。この様な実施例は、当業者が本発明を実施することが可能であるのに十分であるように記載され、且つ本発明の精神又は範囲を逸脱すること無しに幾らかの変形を伴ってその他の実施例として実施することが可能であることが理解される。
【００１０】
表記法及び用語法
本発明の実施例は、ＬＣＤディスプレイ（例えば、テレビジョンディスプレイ）などのイメージングシステムと関連するハードウエア又はコンピュータ上で稼動するソフトウエア上で実現させることが可能である。該コンピュータシステムは、パソコン、ノートブックコンピュータ、サーバコンピュータ、メインフレーム、ネットワーク型コンピュータ、ワークステーション等とすることが可能である。このソフトウエアプログラムは、ＮＣＯクロック位相平滑化を与えるべく動作可能である。１実施例においては、該コンピュータシステムは、バスに結合されているプロセッサ、及び該バスに結合されているメモリ格納部を包含している。該メモリ格納部は、揮発性又は非揮発性とすることが可能であり、且つ着脱自在な格納媒体を包含することが可能である。該コンピュータは、又、ディスプレイ、データ入力及び出力用設備等を包含することが可能である。
【００１１】
以下の詳細な説明の内の幾つかの部分は、手順、ステップ、論理ブロック、処理、及びコンピュータメモリ上で実施することが可能なデータビットに関する演算のその他の記号的表現により示される。これらの説明及び表現は、当該技術における他の当業者に対して作業実体を最も効果的に伝達するためにデータ処理技術における当業者によって使用されている手段である。手順、コンピュータにより実行されるステップ、論理ブロック、プロセス等は、ここでは且つ一般的に、所望の結果に通じる演算又は命令の首尾一貫したシーケンスであると考えられる。該演算は、物理的量の物理的操作を必要とするようなものである。通常、といっても必ずしもというわけではないが、これらの量は、コンピュータシステム内において格納され、転送され、結合され、比較され、且つその他の態様で操作されることが可能な電気的又は磁気的信号の形式を取る。これらの信号のことをビット、値、要素、記号、文字、項目、数等として参照することが、主に一般的な使用態様の理由から、時折便利であることが証明されている。
【００１２】
然しながら、これらの及び同様の項目は全て適宜の物理的量と関連すべきものであり、これらの量に対して適用される単なる便利なラベルであることを銘記すべきことである。以下の説明から明らかなようにそうでないことが特筆されない限り、本発明全体を通じて、「決定する」、「発生する」、「適用する」等の用語を使用する説明は、コンピュータシステムのレジスタ及びメモリ内の物理的（電子的）量として表されているデータを操作し且つ該コンピュータシステムのメモリ又はレジスタ又はその他のその様な情報格納部、伝送又はディスプレイ装置内の物理的量として同様に表されるその他のデータへ変換するコンピュータシステム、又は埋込型システムを包含する同様の電子的コンピューティング装置の動作及び処理のことを意味するものである。
【００１３】
ＮＣＯクロック位相平滑化
本発明の実施例は、最小のジッタを示す一次クロックから二次クロックを派生する目的のためのＮＣＯクロックを実現する。特に、本発明の実施例は、従来のＮＣＯクロック出力によって発生される離散化によって発生されるジッタと比較した場合にＮＣＯクロックの出力上のジッタを減少させることが可能である。
【００１４】
図１は、本発明の１実施例に従って、ＮＣＯにより発生されるクロックのジッタを最小化させることが可能な位相平滑化システム１００のブロック図である。ＮＣＯクロックジッタは、ＮＣＯ１１０に続くクロック位相選択可能遅延モジュールの付加によって減少される。ＮＣＯクロックジッタは、以下により詳細に説明する選択可能係数Ｌによって従来のＮＣＯシステムにおける入力クロックの１クロック周期から減少される。
【００１５】
位相平滑化システム１００は、選択可能な周波数における複数個のＮＣＯクロックパルスを有するＮＣＯクロック１８０を発生する形態とされているＮＣＯ１１０を有している。該ＮＣＯクロックは、入力クロック１６０及び基準入力、即ち周波数制御入力１５０、に基づいている。ＮＣＯクロック１８０は非常に精密な平均クロック周波数を発生するが、ＮＣＯクロック１８０はこの点においてクロックのサイクル毎のジッタを示している。即ち、ＮＣＯクロック１８０の複数個のＮＣＯクロックパルスのエッジ（例えば、前端）は入力クロック１６０のエッジに整合されている。そうであるから、結果的に発生するジッタは入力クロック１６０の周期、例えばＴｃｋｉｎ、と等しい。
【００１６】
１実施例においては、ＮＣＯ１１０は、入力クロック１６０を受け取り且つ入力クロックの前端において前の蓄積した値（例えば、Ｎ−１）を与える形態とされているアキュムレータ１４０を有している。該アキュムレータの出力は加算ブロック及び位相エラー計算モジュール１３０へ送られる。例示目的のために、本発明の実施例は入力クロック１６０のリーディングエッジ即ち前端でトリガーされるものとして説明する。然しながら、その他の実施例は、入力クロック１６０のフォーリングエッジ即ち後端でトリガーされる場合にも適している。
【００１７】
加算ブロック１２０はアキュムレータ１４０へ結合されており且つ入力クロックのエッジにおいて前の蓄積した値（例えば、Ｎ−１）を周波数制御入力１５０と加算する形態とされている。加算ブロック１２０はアキュムレータ１４０内に格納するために次の前に蓄積した値（例えば、Ｎ）を発生する。
【００１８】
その結果、アキュムレータ１４０は、入力クロックの各前端において格納されている値と周波数制御入力１５０とを断続的に加算する。その結果、アキュムレータ１４０は、ＮＣＯクロック１８０の複数個のＮＣＯクロックパルスを発生することが可能である。特に、１実施例においては、アキュムレータ１４０は、該アキュムレータ内の蓄積された値に基づいてＮＣＯクロックパルス（例えば、Ｎ−１）を発生する。１実施例においては、アキュムレータ１４０は１ビットの蓄積された値に基づいてＮＣＯクロックパルスを発生する。別の実施例においては、アキュムレータ１４０はアキュムレータ１４０によって出力される蓄積された値の最大桁ビット（ＭＳＢ）に基づいてＮＣＯクロックパルスを発生する。更に別の実施例においては、アキュムレータ１４０は、ＭＳＢが１である場合にＮＣＯクロックパルスを発生する。
【００１９】
特に、ＮＣＯ１１０の平均出力周波数は以下のように式１で与えられる。
【００２０】
【数１】
【００２１】
式１において、以下の項、
【００２２】
【数１ａ】
【００２３】
はＨｚでのＮＣＯ出力１８０平均周波数を意味している。又、以下の項、
【００２４】
【数１ｂ】
【００２５】
はＨｚでの入力クロック１６０周波数を意味している。以下の項、
【００２６】
【数１ｃ】
【００２７】
はアキュムレータ１４０の大きさを意味しており、それは、１実施例においては、２の冪である（例えば、ＭＮＣＯ＝２Ｎ）。又、以下の項、
【００２８】
【数１ｄ】
【００２９】
はアキュムレータ１４０内のビット数を意味している。以下の項、
【００３０】
【数１ｅ】
【００３１】
はＮＣＯ周波数制御入力１５０を意味している。
【００３２】
ＮＣＯ１１０は、又、位相エラー計算モジュール１３０を有している。１実施例においては、位相エラー計算モジュールはアキュムレータ１４０へ結合されており且つアキュムレータ１４０の出力（例えば、Ｎ−１）を受け取る形態とされている。ＮＣＯクロック１８０の各パルスに対して、該位相エラー計算モジュールは対応する位相エラーを発生する形態とされている。
【００３３】
特に、位相エラー計算モジュール１３０はセレクト入力ＳＣＯＭＰ１３５を発生し、それはＮＣＯクロックパルス（例えば、Ｎ−１）の対応する位相エラーを表している。このセレクト入力は、ＮＣＯクロック１８０のジッタを減少させるためにＮＣＯクロックパルスへ適用される位相遅延を発生するために使用される。
【００３４】
１実施例において、位相エラー計算モジュール１３０は、アキュムレータ１４０によって発生されるＮＣＯクロックパルス（例えば、Ｎ−１）の位相エラーを決定する形態とされている。該位相エラーは、以下に更に詳細に説明するように、ＮＣＯクロックパルスの実際の位相を選択可能な周波数においての理想的なＮＣＯクロックの位相と比較することによって決定される。付加的に、該位相エラーは、１実施例においては、アキュムレータ１４０内の蓄積された値のフラクショナルビット（fractional bits）に基づいており、又は、別の実施例によれば、アキュムレータ１４０内の蓄積された値と周波数制御入力１５０との結合に基づいている。
【００３５】
１実施例においては、遅延パイプラインが位相エラー計算モジュールの後に導入される。該遅延パイプラインは、クロック入力の少なくとも一つの位相を有しており且つ出力クロック１９０に一様に適用される。該遅延パイプラインは、１実施例においては、位相エラー計算モジュール１３０がその計算を実行することを可能とするために導入される。
【００３６】
位相平滑化システム１００は、又、クロック位相選択可能遅延１７０を有しており、それは位相エラー計算モジュール１３０へ結合されている。クロック位相選択可能遅延１７０は、選択可能周波数においてジッタを減少させた出力クロックを発生するために、それに対応する位相エラー（例えば、位相エラー計算モジュール１３０によって発生されるセレクト入力）に従ってＮＣＯクロック１８０の複数個のＮＣＯクロックパルスの各々を調節する形態とされている。特に、該出力クロックの前端は入力クロックの前端と必ずしも整合するものではない。より特定的には、出力クロックのエッジは理想的な出力位相に一層近く近似すべく位相調節されており、入力クロックのエッジと必ずしも整合することは必要ではない。
【００３７】
特に、ＮＣＯ１１０によって発生されるＮＣＯクロックパルスの位相エラーは以下の如くに決定される。任意の与えられた時間において、アキュムレータ１４０の値は、以下の式２によって表されるように、デジタル形式におけるＮＣＯクロックパルス（例えば、Ｎ−１）の位相を表すものと考えることが可能である。
【００３８】
【数２】
【００３９】
式１において、Ａ（ｔ）はアキュムレータ１４０の瞬間的な値である。１実施例においては、ＮＣＯクロック１８０はアキュムレータ１４０のＭＳＢであるから、このことは真の位相の大雑把な近似と考えることが可能であり、それは１８０度の分解能での正確度である。
【００４０】
式１から、該アキュムレータの増分的正規化された位相変化は以下の式３によって与えられる。
【００４１】
【数３】
【００４２】
これは、又、ＮＣＯクロックエッジが発生する位相エラーの上限である。ＮＣＯクロック１８０の全てのエッジにおいて、対応するＮＣＯクロックパルスの正規化された位相エラーは以下の式４によって与えられる。
【００４３】
【数４】
【００４４】
付加的に、対応するＮＣＯクロックパルスの実際の位相は、１実施例においては、アキュムレータ１４０のフラクショナルビットから決定することが可能である。フラクショナルビット（ＡＦＲＡＣ）は、アキュムレータ１４０内のＭＳＢ未満の値全てである。実際の位相は以下の式５によって与えられる。
【００４５】
【数５】
【００４６】
該実際の位相は、１実施例においては、ＮＣＯクロック１８０のエッジの離散化によって発生される位相エラーを取除くために使用される。特に、式５は正規化された位相エラーを表しており、それは理想的なクロックエッジ（例えば、０度）とＮＣＯ１１０によって発生されたＮＣＯクロック１８０のＮＣＯクロックパルスの実際の位相との間の差である。これはＮＣＯクロック周波数に対して正規化される。然しながら、この位相エラーは式４によって拘束されるので、該位相エラーの補償はこの境界内において必要であるに過ぎない。そうであるから、該位相エラーは以下の式６における入力クロック周期に関しての正規化されたエラーとして表される。
【００４７】
【数６】
【００４８】
図３は、本発明の１実施例に従うシステム１００によって発生される信号のタイミングを例示したタイミング線図３００である。例えば、図３はクロック入力信号（ＣＬＫＩＮ）３１０のタイミングを例示している。又、実際のＮＣＯクロック（ＮＣＯ ＣＬＫ）３２０が示されている。１実施例においては、実際のＮＣＯ ＣＬＫは図１のＮＣＯクロック１８０に類似している。更に、図３は、又、ＮＣＯ１１０によって発生された位相エラーを補償する補償されたＮＣＯクロック（ＮＣＯ ＣＬＫ）３４０を例示している。
【００４９】
特に、式６において計算される位相エラーは、理想的なＮＣＯ ＣＬＫ３２０とＮＣＯ ＣＬＫ３３０の実際のクロック位相との間の位相差を例示している。例えば、該差異はφERRCLK３５０で示されている。
【００５０】
式６において計算された正規化されたエラー（例えば、φＥＲＲＣＬＫ３５０）は、実際のＮＣＯ ＣＬＫ３３０の実際の位相における「遅れ」を表している。この遅れが発生する理由は、ゼロのエラーは、実際のＮＣＯ ＣＬＫ３３０のＮＣＯクロックエッジはそれが理想的なＮＣＯ ＣＬＫ３２０において理想的であるべき箇所に正確に発生することを暗示しているからである。そうであるから、正のエラーは、実際のＮＣＯ ＣＬＫ３３０からの実際のＮＣＯクロックエッジは式６において計算される位相エラーに等しい量だけ理想的なものより遅れて発生することを示している。１実施例においては、式６において計算されるこの位相エラーを補償するために、以下の式７において計算されるように、１−位相エラーである位相遅延を付加することが必要である。
【００５１】
【数７】
【００５２】
式７において計算される補償された位相エラーは図３においてφＣＯＭＰ３６０として示してある。
【００５３】
更に、図３に示されているように、ＮＣＯ位相補償の位相遅延は、以下の式８に示されるように、一定とさせることが可能である。
【００５４】
【数８】
【００５５】
全位相φＣＯＭＰ３７０も一定のものとして図３に示してある。式８に示されるように、ＮＣＯ１１０の離散化によって導入される位相エラーに拘わらずに、この位相エラーは、最小のジッタ又はジッタ無しでの固定した位相遅延を発生させるための補償スキームによって取除くことが可能である。
【００５６】
次に図２を参照すると、本発明の１実施例に基づくクロック位相選択可能遅延（ＣＰＳＤ）モジュール１７０のブロック線図が一層詳細に例示されている。ＣＰＳＤモジュール１７０は、位相エラー計算モジュールによって出力されるセレクト入力ＳＣＯＭＰ１３５に基づくＮＣＯクロック１８０のＮＣＯクロックパルス（例えば、Ｎ−１）の位相遅延させたバージョンを発生する。
【００５７】
ＣＰＳＤモジュール１７０は、式７における位相補償を発生する。ＣＰＳＤモジュール１７０は、入力クロック１６０を受け取る形態とされている遅延ロックループ（ＤＬＬ）２４０を有している。特に、ＤＬＬ２４０は、１実施例においては、入力クロック１６０をＬ個の等しい位相へロックする。即ち、該ＬＤＤは、入力クロック１６０の周期ＴｃｋｉｎのＬ個の等しい位相がバッファＬによって示されているようにバッファストリング２４５内の遅延ステージによって表されるように、入力クロック１６０をロックする。
【００５８】
特に、入力クロック１６０は、位相周波数検知器（ＰＦＤ）２４７及びチャージポンプ２４９によって断続的にロックされる。即ち、ＰＦＤ２４７はバッファのストリング２４５へ結合されており且つＬ個の等しい位相が入力クロック周期Ｔｃｋｉｎと等しく無い場合の位相エラーを計算する形態とされている。更に、チャージポンプ２４９はＰＦＤ１４７へ結合されており且つバッファのストリング２４５を入力クロックへロックさせるためにその差を補正する形態とされており、そのことは、入力クロック周期ＴｃｋｉｎにわたりＬ個の等しく離隔された位相を発生する。
【００５９】
更に、ＣＰＳＤモジュール１７０は、アキュムレータ１４０へ結合されている電圧制御型遅延線（ＶＣＤＬ）２３０を有している。ＶＣＤＬ２３０は、ＮＣＯクロック１８０の複数個のＮＣＯクロックパルスを受け取る形態とされている。更に、ＶＣＤＬ２３０は、入力クロック周期ＴｃｋｉｎのＬ個の等しい位相を発生する形態とされている。即ち、ＤＬＬ２４０は、ＶＣＤＬ２３０におけるバッファＬによって表されるバッファストリング２３５の遅延ステージを横断しての電圧を制御する制御型電圧２４５を発生する。
【００６０】
ＶＣＤＬ２３５は、ＤＬＬ２４０におけるバッファストリング２３５と同一であり且つマッチングする遅延ステージをバッファストリング２３５内に有している。そうであるから、ＶＣＤＬ２３０は、その遅延が１個の入力クロック周期Ｔｃｋｉｎと正確に等しく且つその位相が各々Ｔｃｋｉｎ／Ｌによって表される遅延線を形成している。
【００６１】
ＣＰＳＤモジュール１７０は、又、位相エラー計算モジュール１３０へ結合されているマルチプレクサ１９０を有している。該マルチプレクサは、入力ＮＣＯクロックパルス（例えば、Ｎ−１）の対応する位相エラーを受け取り且つ該対応する位相エラーに基づいて適宜の位相遅延を選択する形態とされている。該適宜の位相遅延は、出力クロック１９０を発生するために、前記複数個のＮＣＯクロックパルスの内の対応するＮＣＯクロックパルス（例えば、Ｎ−１）へ適用される。
【００６２】
特に、該ＮＣＯクロックパルス（例えば、Ｎ−１）は、前述したように、セレクト信号ＳＣＯＭＰ１３５から選択される適宜の位相遅延でＶＣＤＬ２３５を介して通過される。即ち、１実施例においては、該マルチプレクサは、該バッファストリング２３５内の適宜のタップ点を選択して、適宜の位相遅延をＮＣＯクロックパルス（例えば、Ｎ−１）へ付加してジッタを減少させる。
【００６３】
１実施例においては、使用可能な位相選択の数は離散的であるので、式７の位相補償は、ＳＣＯＭＰ１３５を発生させるために式９において修正される。
【００６４】
【数９】
【００６５】
式９において、１実施例においては、ＳＣＯＭＰは最も近い整数値へ切り捨てられる。図２に示されているように、ＳＣＯＭＰのより低い値は一層大きな位相遅延を選択して式７の逆の関係を実現する。本発明の実施例においては、全体的なシステムのジッタ要件を満足させるためにバッファストリング２３５の遅延線内に位相タップの数を増加させるためにＬを変化させることが可能である。
【００６６】
別の実施例においては、出力クロック１９０はグリッチが無いものであるように構成されている。特に、セレクト入力ＳＣＯＭＰは、ＶＣＤＬバッファストリング２３５の要素の全てが同一の値（例えば、全て低）にある場合にのみ変化される。１実施例において、マルチプレクサ２２０がこれらの条件下においてグリッチの無いものである場合には、出力クロック１９０におけるジッタは最小化されており且つグリッチの無いものである。
【００６７】
図４は、本発明の１実施例に従ってＮＣＯクロックに対して位相平滑化を与える方法における段階を例示しているフローチャート４００である。即ち、本実施例は、ＮＣＯによって発生される出力クロックにおけるジッタを最小化させる。
【００６８】
４１０において、本実施例は入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する。特に、ＮＣＯ１１０は選択可能周波数において複数個のＮＣＯクロックパルスを発生する。該複数個のＮＣＯクロックパルスの前端は入力クロックの前端と整合されている。
【００６９】
更に詳細には、入力クロックの前端において、本実施例は、前の蓄積した値を周波数制御入力と加算して現在の蓄積された値を発生する。この現在の蓄積された値は、入力クロックの次の前端によって導入される次のサイクルに対する次の前に蓄積された値を有している。
【００７０】
又、本実施例は、該前の蓄積された値のＭＳＢが１である場合に該複数個のＮＣＯクロックパルスの内の１個のＮＣＯクロックパルスを発生する。即ち、図１のアキュムレータ１４０内の蓄積された値のＭＳＢが１の値をアサートする場合にはいつでも、該アキュムレータはＮＣＯクロックパルス（例えば、Ｎ−１）を発生する。
【００７１】
４２０において、本実施例は、該複数個のＮＣＯクロックパルスの各々に対しての対応する位相エラーを決定する。特に、位相エラー計算モジュール１３０は位相エラーを決定する。該位相エラーは、対応するＮＣＯクロックパルスの実際の位相を選択可能周波数の理想的なＮＣＯクロックの理想的な位相と比較することにより計算される。
【００７２】
特に、本実施例は、周波数制御入力及び前の蓄積した値のフラクショナルビットに基づいてＮＣＯクロックパルスの正規化された位相エラーを決定する。該正規化された位相エラーは、１から該正規化された位相エラーを減算して対応するＮＣＯクロックパルスの対応する位相エラーを発生させることにより補償される。
【００７３】
４３０において、本実施例は、該対応する位相エラーを該複数個のＮＣＯクロックパルスの各々へ適用する。特に、ＣＰＳＤモジュール１７０は、該対応する位相エラーを適用して選択可能周波数における出力クロックを発生し、そのことはジッタを最小化させる。特に、出力クロックの前端は入力クロックの前端に必ずしも整合していることは必要ではない。
【００７４】
特に、本実施例は、入力クロックのＬ個の等しい位相に対応するＬ個のタップ点、又はＶＣＤＬにおける例を有している遅延線を形成している。即ち、入力クロックは、例えば、ＶＣＤＬを制御するＤＬＬにおいて、Ｌ個の等しい位相へロックされる。ＮＣＯクロックパルスを受け取った後に、本実施例は、対応するＮＣＯクロックパルスに対して適宜の位相遅延を適用するために対応する位相エラーに基づいて該遅延線内の適宜のタップ点を選択することが可能である。その後に、本実施例は、出力クロックの一部として適宜の位相遅延を具備する対応するＮＣＯクロックパルスを出力することが可能である。
【００７５】
要するに、フローチャート４００の方法は、ＶＣＤＬ２３０を制御するＤＬＬ２４０から構成されているＣＰＳＤモジュール１７０を使用する。ＣＰＳＤモジュール１７０は、ＣＰＳＤモジュール１７０に対するセレクト入力によって選択される入力クロック周期ＴｃｋｉｎのＬ個の等しく離隔された遅延を発生する。該適宜の遅延は、全てのＮＣＯクロック出力に関するＮＣＯフラクショナルビットに基づいて選択される。ＣＰＳＤ機能の出力は、ｉ×Ｔｃｋｉｎだけ遅延された出力クロックであり、尚ｉ＝０，１，．．．，Ｌ−１である。そうであるから、このことは、１実施例においては、ＮＣＯクロックジッタをＴｃｋｉｎからＴｃｋｉｎ／Ｌへ減少させる所望の効果を具備している。
【００７６】
広義には、本記載は出力クロック位相平滑化を実施するシステム及び方法を開示している。位相平滑化回路を記載しており、それは入力クロックに基づいている選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされている数値制御型オシレータ（ＮＣＯ）を包含している。該複数個のＮＣＯクロックパルスのエッジは入力クロックのエッジに対して整合される。位相エラー計算モジュールがＮＣＯへ結合されており且つ該複数個のＮＣＯクロックパルスの各々に対して対応する位相エラーを発生する形態とされている。クロック位相選択可能遅延が該位相エラー計算モジュールへ結合されており且つ一層近接して理想的な出力クロック位相と整合するように位相調節された選択可能周波数における出力パルスを発生するために、対応する位相エラーに従って該複数個のＮＣＯクロックパルスの各々を調節する形態とされている。出力クロックのエッジは入力クロックのエッジに対して必ずしも整合していることは必要ではない。
【００７７】
従って、本発明の種々の実施例はＮＣＯ出力クロック位相平滑化を実施するためのシステム及び方法を開示している。本発明の実施例は、上の成果を与え且つ更にＮＣＯによって発生される出力クロック信号におけるジッタを最小化させることを与える。
【００７８】
本発明の実施例、ＮＣＯによって発生されるクロックにおけるジッタを最小化させるためのシステム及び方法を記載している。本発明は好適実施例に関連して記載してあるが、本発明をこれらの実施例に制限することを意図したものでないことが理解される。それとは反対に、本発明は特許請求の範囲によって定義されるように、本発明の精神及び範囲内に包含される場合のある変形例、修正例、及び均等物をカバーするものであることが意図されている。更に、本発明の詳細な説明においては、本発明の完全なる理解を与えるために多数の特定的な詳細について記載されている。然しながら、当業者によって認識されるように、本発明はこれらの特定的な詳細無しで実施することも可能である。その他の場合において、周知の方法、手順、コンポーネント、及び回路については詳細に記載していないが、本発明の側面を不必要にぼかすことがないためである。
【特許請求の範囲】
【請求項１】
位相平滑化システムにおいて、
入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされており、前記複数個のＮＣＯクロックパルスのエッジが前記入力クロックのエッジに整合されている、数値制御型オシレータ（ＮＣＯ）、
前記ＮＣＯへ結合されており、前記複数個のＮＣＯクロックパルスの各々に対して対応する位相エラーを発生する形態とされている位相エラー計算モジュール、
前記位相エラー計算モジュールへ結合されており、前記選択可能周波数において出力クロックを発生するために前記対応する位相エラーに従って前記複数個のＮＣＯクロックパルスの各々を調節する形態とされているクロック位相選択可能遅延、
を有しており、前記出力クロックのエッジは理想的な出力位相を一層近接して近似するべく位相調節されており且つ前記入力クロックの前記エッジと必ずしも整合することが必要ではない位相平滑化システム。
【請求項２】
請求項１において、前記ＮＣＯが、
前記入力クロックを受け取り且つ前記入力クロックのエッジにおいて蓄積した値を与える形態とされているアキュムレータ、
を有している位相平滑化システム。
【請求項３】
請求項２において、前記ＮＣＯが更に、
前記アキュムレータへ結合されており、前記アキュムレータ内の値を周波数制御入力と加算させる形態とされている加算ブロック、
を有している位相平滑化システム。
【請求項４】
請求項３において、前記加算ブロックが、前記入力クロックの前記エッジにおいて前記周波数制御入力を前記蓄積した値と加算させ且つ前記アキュムレータ内に格納するために次の前に蓄積した値を発生する形態とされている位相平滑化システム。
【請求項５】
請求項２において、前記アキュムレータが、前記複数個のＮＣＯクロックパルスの内の１個のＮＣＯクロックパルスを出力する形態とされている位相平滑化システム。
【請求項６】
請求項２において、前記位相エラー計算モジュールが、前記選択可能周波数において理想的なＮＣＯクロックと比較される前記アキュムレータによって発生するＮＣＯクロックパルスの位相エラーを決定する形態とされており、前記位相エラーが前記アキュムレータ内の前記蓄積した値のフラクショナルビットに基づいている位相平滑化システム。
【請求項７】
請求項１において、前記クロック位相選択可能遅延が、
前記入力クロックを受け取り且つ前記入力クロックをＬ個の等しい位相へロックさせる形態とされている遅延ロックループ（ＤＬＬ）、
前記アキュムレータへ結合されており、前記複数個のＮＣＯクロックパルスを受け取り且つ前記入力クロックの前記Ｌ個の等しい位相を発生する形態とされている電圧制御型遅延線（ＶＣＤＬ）、
前記位相エラー計算モジュールへ結合されており、前記対応する位相エラーを受け取り且つ前記複数個のＮＣＯクロックパルスの内の対応するＮＣＯクロックパルスへ適用される前記対応する位相エラーに基づいて適宜の位相遅延を選択する形態とされているマルチプレクサ、
を有している位相平滑化システム。
【請求項８】
請求項７において、前記ＤＬＬが、
Ｌ個のバッファからなるストリング、
前記ストリングに結合されており、前記Ｌに等しい位相が入力クロック周期に等しく無い場合に差エラーを計算する形態とされている位相周波数検知器（ＰＦＤ）、
前記ストリングを前記入力クロックへロックさせるために前記差エラーを補正するために前記ＰＦＤへ結合されているチャージポンプ、
を有している位相平滑化システム。
【請求項９】
位相平滑化システムにおいて、
入力クロックを受け取り且つ前記入力クロックのエッジにおいて蓄積された値を供給する形態とされており、選択可能周波数においてＮＣＯクロックのＮＣＯクロックパルスを発生するアキュムレータ、
前記アキュムレータへ結合されており、前記アキュムレータ内に格納するために次の蓄積した値を発生するために前記蓄積した値を周波数制御入力と加算させる形態とされている加算ブロック、
前記アキュムレータへ結合されており、前記ＮＣＯクロックパルスに対する位相エラーを発生する形態とされている位相エラー計算モジュール、
前記位相エラー計算モジュールへ結合されており、前記選択可能周波数において出力クロックの出力クロックパルスを発生するために前記位相エラーに従って前記ＮＣＯクロックパルスを調節する形態とされているクロック位相選択可能遅延、
を有しており、前記出力クロックのエッジが理想的な出力位相を一層近接して近似するように位相調節されており且つ前記入力クロックの前記エッジに必ずしも整合していることを必要とするものではない位相平滑化システム。
【請求項１０】
請求項９において、前記位相エラー計算モジュールが前記蓄積した値のフラクショナルビットに基づいて前記位相エラーを決定する形態とされている位相平滑化システム。
【請求項１１】
請求項９において、前記クロック位相選択可能遅延が、
前記入力クロックを受け取り且つ前記入力クロックをＬ個の等しい位相へロックさせる形態とされている遅延ロックループ（ＤＬＬ）、
前記アキュムレータへ結合されており、前記ＮＣＯクロックパルスを受け取り且つ前記入力クロックの前記Ｌ個の等しい位相を発生する形態とされている電圧制御型遅延線（ＶＣＤＬ）、
前記位相エラー計算モジュールへ結合されており、前記位相エラーを受け取り且つ前記出力クロックとして前記ＮＣＯクロックパルスへ印加される前記位相エラーに基づいて適宜の位相遅延を選択する形態とされているマルチプレクサ、
を有している位相平滑化システム。
【請求項１２】
請求項９において、前記アキュムレータが前記蓄積した値の１個のビットに基づいて前記ＮＣＯクロックパルスを発生する位相平滑化システム。
【請求項１３】
位相平滑化を与える方法において、
入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生し、前記複数個のＮＣＯクロックパルスの前端は前記入力クロックの前端に整合しており、
前記選択可能周波数の理想的なＮＣＯクロックと比較された場合に前記複数個のＮＣＯクロックパルスの各々に対する対応する位相エラーを決定し、
前記選択可能周波数において出力クロックを発生するために前記対応する位相エラーを前記複数個のＮＣＯクロックパルスの各々へ適用し、前記出力クロックの前記前端は前記理想的なＮＣＯクロックの理想的な位相に一層近接して近似するように位相調節されており且つ前記入力クロックの前記前端と必ずしも整合していることを必要とするものではない、
ことを包含している方法。
【請求項１４】
請求項１３において、前記複数個のＮＣＯクロックパルスを発生することが、
前記入力クロックの前端において、蓄積した値を周波数制御入力と加算して次の蓄積した値を発生し、且つ
前記次の蓄積した値を格納する、
ことを包含している方法。
【請求項１５】
請求項１４において、更に、
前記複数個のＮＣＯクロックパルスの内の１個のＮＣＯクロックパルスを発生する、
ことを包含している方法。
【請求項１６】
請求項１４において、前記対応する位相エラーを決定することが、
前記蓄積した値のフラクショナルビットに基づいてＮＣＯクロックパルスの正規化した位相エラーを決定し、
１から前記正規化した位相エラーを減算することにより前記対応する位相エラーを発生するために前記正規化した位相エラーを補償する、
ことを包含している方法。
【請求項１７】
請求項１３において、前記対応する位相エラーを適用することが、
前記入力クロックのＬ個の等しい位相に対応するＬ個のタップ点を有する遅延線を形成し、
前記ＮＣＯクロックパルスを受け取り、
前記ＮＣＯクロックパルスへ適宜の位相遅延を適用するために前記対応する位相エラーに基づいて適宜のタップ点を選択する、
ことを包含している方法。
【請求項１８】
請求項１７において、更に、
前記入力クロックを受け取り、
前記入力クロックをＬ個の等しい位相へロックする、
ことを包含している方法。
【請求項１９】
請求項１７において、更に、
前記出力クロックとして前記適宜の位相遅延を具備する前記ＮＣＯクロックパルスを出力する、
ことを包含している方法。
【請求項２０】
請求項１７において、前記適宜のタップ点を選択することが、
前記Ｌ個のタップ点を与える電圧制御型遅延線（ＶＣＤＬ）の全てのバッファが同一の値である場合に前記適宜のタップ点を選択する、
ことを包含している方法。
【請求項１】
位相平滑化システムにおいて、
入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生する形態とされており、前記複数個のＮＣＯクロックパルスのエッジが前記入力クロックのエッジに整合されている、数値制御型オシレータ（ＮＣＯ）、
前記ＮＣＯへ結合されており、前記複数個のＮＣＯクロックパルスの各々に対して対応する位相エラーを発生する形態とされている位相エラー計算モジュール、
前記位相エラー計算モジュールへ結合されており、前記選択可能周波数において出力クロックを発生するために前記対応する位相エラーに従って前記複数個のＮＣＯクロックパルスの各々を調節する形態とされているクロック位相選択可能遅延、
を有しており、前記出力クロックのエッジは理想的な出力位相を一層近接して近似するべく位相調節されており且つ前記入力クロックの前記エッジと必ずしも整合することが必要ではない位相平滑化システム。
【請求項２】
請求項１において、前記ＮＣＯが、
前記入力クロックを受け取り且つ前記入力クロックのエッジにおいて蓄積した値を与える形態とされているアキュムレータ、
を有している位相平滑化システム。
【請求項３】
請求項２において、前記ＮＣＯが更に、
前記アキュムレータへ結合されており、前記アキュムレータ内の値を周波数制御入力と加算させる形態とされている加算ブロック、
を有している位相平滑化システム。
【請求項４】
請求項３において、前記加算ブロックが、前記入力クロックの前記エッジにおいて前記周波数制御入力を前記蓄積した値と加算させ且つ前記アキュムレータ内に格納するために次の前に蓄積した値を発生する形態とされている位相平滑化システム。
【請求項５】
請求項２において、前記アキュムレータが、前記複数個のＮＣＯクロックパルスの内の１個のＮＣＯクロックパルスを出力する形態とされている位相平滑化システム。
【請求項６】
請求項２において、前記位相エラー計算モジュールが、前記選択可能周波数において理想的なＮＣＯクロックと比較される前記アキュムレータによって発生するＮＣＯクロックパルスの位相エラーを決定する形態とされており、前記位相エラーが前記アキュムレータ内の前記蓄積した値のフラクショナルビットに基づいている位相平滑化システム。
【請求項７】
請求項１において、前記クロック位相選択可能遅延が、
前記入力クロックを受け取り且つ前記入力クロックをＬ個の等しい位相へロックさせる形態とされている遅延ロックループ（ＤＬＬ）、
前記アキュムレータへ結合されており、前記複数個のＮＣＯクロックパルスを受け取り且つ前記入力クロックの前記Ｌ個の等しい位相を発生する形態とされている電圧制御型遅延線（ＶＣＤＬ）、
前記位相エラー計算モジュールへ結合されており、前記対応する位相エラーを受け取り且つ前記複数個のＮＣＯクロックパルスの内の対応するＮＣＯクロックパルスへ適用される前記対応する位相エラーに基づいて適宜の位相遅延を選択する形態とされているマルチプレクサ、
を有している位相平滑化システム。
【請求項８】
請求項７において、前記ＤＬＬが、
Ｌ個のバッファからなるストリング、
前記ストリングに結合されており、前記Ｌに等しい位相が入力クロック周期に等しく無い場合に差エラーを計算する形態とされている位相周波数検知器（ＰＦＤ）、
前記ストリングを前記入力クロックへロックさせるために前記差エラーを補正するために前記ＰＦＤへ結合されているチャージポンプ、
を有している位相平滑化システム。
【請求項９】
位相平滑化システムにおいて、
入力クロックを受け取り且つ前記入力クロックのエッジにおいて蓄積された値を供給する形態とされており、選択可能周波数においてＮＣＯクロックのＮＣＯクロックパルスを発生するアキュムレータ、
前記アキュムレータへ結合されており、前記アキュムレータ内に格納するために次の蓄積した値を発生するために前記蓄積した値を周波数制御入力と加算させる形態とされている加算ブロック、
前記アキュムレータへ結合されており、前記ＮＣＯクロックパルスに対する位相エラーを発生する形態とされている位相エラー計算モジュール、
前記位相エラー計算モジュールへ結合されており、前記選択可能周波数において出力クロックの出力クロックパルスを発生するために前記位相エラーに従って前記ＮＣＯクロックパルスを調節する形態とされているクロック位相選択可能遅延、
を有しており、前記出力クロックのエッジが理想的な出力位相を一層近接して近似するように位相調節されており且つ前記入力クロックの前記エッジに必ずしも整合していることを必要とするものではない位相平滑化システム。
【請求項１０】
請求項９において、前記位相エラー計算モジュールが前記蓄積した値のフラクショナルビットに基づいて前記位相エラーを決定する形態とされている位相平滑化システム。
【請求項１１】
請求項９において、前記クロック位相選択可能遅延が、
前記入力クロックを受け取り且つ前記入力クロックをＬ個の等しい位相へロックさせる形態とされている遅延ロックループ（ＤＬＬ）、
前記アキュムレータへ結合されており、前記ＮＣＯクロックパルスを受け取り且つ前記入力クロックの前記Ｌ個の等しい位相を発生する形態とされている電圧制御型遅延線（ＶＣＤＬ）、
前記位相エラー計算モジュールへ結合されており、前記位相エラーを受け取り且つ前記出力クロックとして前記ＮＣＯクロックパルスへ印加される前記位相エラーに基づいて適宜の位相遅延を選択する形態とされているマルチプレクサ、
を有している位相平滑化システム。
【請求項１２】
請求項９において、前記アキュムレータが前記蓄積した値の１個のビットに基づいて前記ＮＣＯクロックパルスを発生する位相平滑化システム。
【請求項１３】
位相平滑化を与える方法において、
入力クロックに基づく選択可能周波数において複数個のＮＣＯクロックパルスを発生し、前記複数個のＮＣＯクロックパルスの前端は前記入力クロックの前端に整合しており、
前記選択可能周波数の理想的なＮＣＯクロックと比較された場合に前記複数個のＮＣＯクロックパルスの各々に対する対応する位相エラーを決定し、
前記選択可能周波数において出力クロックを発生するために前記対応する位相エラーを前記複数個のＮＣＯクロックパルスの各々へ適用し、前記出力クロックの前記前端は前記理想的なＮＣＯクロックの理想的な位相に一層近接して近似するように位相調節されており且つ前記入力クロックの前記前端と必ずしも整合していることを必要とするものではない、
ことを包含している方法。
【請求項１４】
請求項１３において、前記複数個のＮＣＯクロックパルスを発生することが、
前記入力クロックの前端において、蓄積した値を周波数制御入力と加算して次の蓄積した値を発生し、且つ
前記次の蓄積した値を格納する、
ことを包含している方法。
【請求項１５】
請求項１４において、更に、
前記複数個のＮＣＯクロックパルスの内の１個のＮＣＯクロックパルスを発生する、
ことを包含している方法。
【請求項１６】
請求項１４において、前記対応する位相エラーを決定することが、
前記蓄積した値のフラクショナルビットに基づいてＮＣＯクロックパルスの正規化した位相エラーを決定し、
１から前記正規化した位相エラーを減算することにより前記対応する位相エラーを発生するために前記正規化した位相エラーを補償する、
ことを包含している方法。
【請求項１７】
請求項１３において、前記対応する位相エラーを適用することが、
前記入力クロックのＬ個の等しい位相に対応するＬ個のタップ点を有する遅延線を形成し、
前記ＮＣＯクロックパルスを受け取り、
前記ＮＣＯクロックパルスへ適宜の位相遅延を適用するために前記対応する位相エラーに基づいて適宜のタップ点を選択する、
ことを包含している方法。
【請求項１８】
請求項１７において、更に、
前記入力クロックを受け取り、
前記入力クロックをＬ個の等しい位相へロックする、
ことを包含している方法。
【請求項１９】
請求項１７において、更に、
前記出力クロックとして前記適宜の位相遅延を具備する前記ＮＣＯクロックパルスを出力する、
ことを包含している方法。
【請求項２０】
請求項１７において、前記適宜のタップ点を選択することが、
前記Ｌ個のタップ点を与える電圧制御型遅延線（ＶＣＤＬ）の全てのバッファが同一の値である場合に前記適宜のタップ点を選択する、
ことを包含している方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２０１０−５０４０６８（Ｐ２０１０−５０４０６８Ａ）
【公表日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００９−５２９３２７（Ｐ２００９−５２９３２７）
【出願日】平成１９年９月１８日（２００７．９．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０７８６８８
【国際公開番号】ＷＯ２００８／０３６６１３
【国際公開日】平成２０年３月２７日（２００８．３．２７）
【出願人】（５９１０１３４６９）ナショナル セミコンダクタ コーポレイション (64)
【氏名又は名称原語表記】ＮＡＴＩＯＮＡＬ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成１９年９月１８日（２００７．９．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０７８６８８
【国際公開番号】ＷＯ２００８／０３６６１３
【国際公開日】平成２０年３月２７日（２００８．３．２７）
【出願人】（５９１０１３４６９）ナショナル セミコンダクタ コーポレイション (64)
【氏名又は名称原語表記】ＮＡＴＩＯＮＡＬ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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