【課題】本発明は、データをストローブ信号に同期させて取り込む際のデータとストローブ信号の同期を簡単かつ適切にとる遅延制御装置を提供する。
【解決手段】遅延制御装置１は、ＭＵＸ１１がストローブ信号を選択しているときに、遅延素子１３が、当該ストローブ信号を遅延値だけ遅延させて、データをストローブ信号に基づいて取り込むフリップフロップ２３〜２６に入力させ、ＭＵＸ１１がクロックを選択しているときに、遅延素子１２と遅延素子１３のクロックの遅延出力の位相を、位相比較器１４で比較し、遅延制御回路１５で、位相比較器１４の比較結果に基づいて、第２遅延素子の遅延値を制御する。したがって、遅延素子１３のフリップフロップ２３〜２６に至るまでの遅延値を基準となる遅延素子１２の遅延値と等しくし、データ転送を適切に行うことができる。 （もっと読む）

【課題】 製造プロセスのばらつきによるシステムＬＳＩの製品不良を回避する。
【解決手段】 ＲＯＭ等の特定ブロック２０へのクロック供給経路上に、縦続接続された複数の遅延素子３１ａ〜３１ｃとセレクタ３２で構成されて遅延制御信号ＤＣＮに従って遅延クロック信号ＤＣＫを選択出力するクロック遅延回路３０を設ける。製品試験時に、セレクタ４３を介して遅延調整端子５１から遅延制御信号ＤＣＮを与えて特定ブロック２０の動作試験を行い、正常動作が得られる遅延制御信号ＤＣＮの値を調べる。製品試験で得られた適正な遅延制御信号の値を、ヒューズ回路またはＰＲＯＭで構成される遅延設定回路４０に記憶させる。通常動作時には、遅延設定回路４０の記憶内容をセレクタ４３を介してクロック遅延回路３０に与える。 （もっと読む）

【課題】
入力信号に同期し逓倍数が可変に設定される信号を出力する逓倍回路の提供。
【解決手段】
入力信号の周波数を可変に逓倍した出力信号を出力する逓倍回路であって、入力信号の周期を測定する周期測定用の遅延回路と、周期測定用の遅延回路で測定された周期に基づき、遅延時間が可変に設定され、遅延時間を再現する遅延再現用の遅延回路とを備えた同期遅延回路１０と、同期遅延回路から出力される位相が異なる複数の信号を受けて多重化する多重回路２０と、設定逓倍値にしたがって、周期測定用の遅延回路の遅延段数、遅延再現用の複数の遅延回路の段数の設定を可変に設定する制御回路３０とを備え、多重回路２０から入力信号に同期しその周波数を逓倍した出力信号が出力される。 （もっと読む）

多重データレートＲＡＭメモリモジュールのメモリコントローラを備える。前記コントローラは、参照クロック（ｒｅｆ ｃｌｋ）から異なるクロック位相（ｃｌｋ、ｃｌｋ９０、ｃｌｋ１８０）を生成するためのＰＬＬユニット（ＰＬＬ）を含む。さらに、ストローブ信号（ｄｑｓ）を遅延させるための制御可能な遅延ユニット（ＣＤＵ）を備える。
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従来の調節可能な遅延回路と用いることにより、異なるクロック領域のクロック信号のうちの１つが出力される調節可能な遅延回路の時間遅延が変更されても、それらのクロック信号間の擬似同期位相関係を維持することが可能な同期システムおよび方法。
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集積回路用のクロック信号を生成するメカニズム、又はその部品であって、クロック出力線に偽信号又は異常が作り出されることなく、周波数が安全に連続的に変化され得る（すなわち、漸進的な周波数変化）。典型的な実施例に係る電子装置は、２つの入力信号を有するマルチプレクサ１０を含み、第２のマルチプレクサは、第１のマルチプレクサの遅延型であって、一般的な組み合わせの遅延素子１２を介して、マルチプレクサ１０に入力を供給することによって作り出され、そして、マルチプレクサ出力ｉｄは、インバータ１４を介して出力（Ｏｕｔ）へ供給される。素子はさらに、「Ｄ」入力としてのプログラミング信号（Ｆｋ）を有するＤ型フリップフロップ１６を含み、Ｄ型フリップフロップからの２つの出力「Ｑ」及び「Ｑｎ」は、それぞれの駆動信号をマルチプレクサ１０に供給する。入力信号（Ｉｎ）に対する出力信号（Ｏｕｔ）の遅延は、プログラミング信号（Ｆｋ）の値に依存し、ローカルクロック（ｓｙｎｃ＿ｃｋ）の立ち上がりエッジに同期する。
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例えば遅延ロックループ（ＤＬＬ）回路において、位相を微調整するための技術および回路構成を提供する。１つまたは複数の遅延素子を電流源の出力ノードと選択的に接続することにより、複数の位相信号を、単一の電流源から生成するようにすることができる。遅延素子は、電流源を切り替えることによって生成される信号のタイミングを変更するようにすることができる。
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本発明は、可変制御可能な遅延時間（ｔ_ｖａｒ）を有する遅延手段（２）を備え、クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号が、遅延手段（２）に入力され、可変制御可能な遅延時間（ｔ_ｖａｒ）だけ遅延され、遅延されたクロック信号（ＤＱＳ）の形状で出力される、クロック信号同期化方法、および、クロック信号（ＣＬＫ）の同期化に使用する装置（１）に関するものである。本発明は、遅延手段（２）から出力される遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）の上記クロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にあるかどうかを決定するためのデバイス（５）が設けられていることを特徴とする。
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複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。 （もっと読む）

【課題】 電流制御型発振回路４から出力されるクロック８の遅延量を細かく設定する。
【解決手段】 制御電圧１を入力し、この制御電圧１の大きさに対応した可変電流３を出力するＶ／Ｉコンバータ２と、可変電流３を入力し、この可変電流３の大きさに対応した周波数のクロック８を出力する電流制御型発振回路４と、クロック８、及び可変電流３を入力し、この可変電流３の大きさに対応した遅延をクロック８につけて出力する電流制御型遅延回路９とを備えるものとした。 （もっと読む）