Ｉ^２Ｃクロック生成器を、多様な方法を用いてインプリメントする。そのような方法の１つを使用して、Ｉ^２Ｃバス上のクロック信号(110)を制御するためのステートマシンに配置される論理回路を用いる方法をインプリメントする。ステートマシンの第１の状態(202)は、クロックストレッチング遅延を実行するか否かを判定する。ステートマシンの第２の状態(206)は、前記Ｉ^２Ｃバスが、標準クロックモードにおいてか、または、他の複数の高速クロックモードのうちの１つで動作するように設定されているか否かを判定する。ステートマシンの第３の状態(210)は、クロック信号を一方の２値論理状態で駆動させる前に、クロック信号を、約０．５マイクロ秒以上で、約２．５マイクロ秒未満の間、他方の２値論理状態で駆動させ、そして、クロック信号を、約０．５マイクロ秒以上で、約２．５マイクロ秒未満の間、前記一方の２値論理状態のままにする。
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【課題】安価に且つ精度良く遅延量の調整すなわちタイミング調整を行うことができるデータ通信装置を提供する。
【解決手段】外部機器２との間でクロックに同期したデータ送受信を行うデータ通信装置において、高周波の元クロックを分周して基準クロックを生成し出力する基準クロック発生手段１２と、カスケード接続された複数段のシフトレジスタ１３ａ，…，１３ｍで構成され基準クロックを取り込み所定遅延量だけ遅延させた遅延基準クロックを生成し出力するクロック遅延手段１３と、前記手段１２および１３の一方から出力されるクロックを外部機器２に出力するクロック出力手段１４と、前記手段１２および１３の他方から出力されるクロックにより動作し外部機器２から読み出されたデータを受信するデータ入力手段１５とを備える。 （もっと読む）

【課題】メモリカードが必要に応じて挿抜されるシステムにおいて、データ転送時におけるビット間スキューを調整し、データ転送の信頼性を向上させる。
【解決手段】ホストにメモリカードが挿入され、通信が正常に行われると、該メモリカードに書き込まれたテストデータライトを読み出し、その際にビット間スキュー検出回路２４が検出したビット間スキューの検出データをビット間スキュー表示レジスタ２５から読み出し、問題がない場合、あるいは、タイミング選択レジスタ２３によるビット間スキューの調整で問題がないと判断するとメモリカードに対するリード／ライト動作を行う。また、ビット間スキュー値、またはタイミング選択レジスタ２３によるビット間スキューの調整に問題がある場合、ビット間スキューの調整、またはビット幅の縮小などの処理を行う。 （もっと読む）

【課題】複数の順序回路として少なくともレベルセンス型順序回路を用いたシステムにおいて、動作周波数を高めると共に、信頼性を向上させる。
【解決手段】マイクロコンピュータ（１）は、クロック供給元とされるクロック発生回路（２）と、クロック信号ＣＬＫに同期動作する機能モジュールと、機能モジュールに含まれ、クロック供給先とされるレベルセンス型順序回路（１２〜１４）と、クロック信号をレベルセンス型順序回路に伝播するクロック供給系（１１）等とを備える。クロック供給系は、クロック発生回路から出力されるクロック信号を複数の分岐を介して末端に伝播するクロック配線（２０）を有する。クロック配線の途中には、少なくともパルス生成回路（２６，２８，２９）が配置される。パルス生成回路は、レベルセンス型順序回路の入力動作期間の終点を規定するクロック信号の立ち下がりエッジの変化タイミングを可変とする。 （もっと読む）

【課題】 複数のクロックに対応してデータを出力するデータ出力装置において、データ読み取り側の装置に適した遅延量を確保するための技術を提供する。
【解決手段】 クロックを入力し、データを出力するデータ出力装置であって、多段に接続された複数の遅延手段と、前記遅延手段を通る個数の異なるクロックのうちいずれかのクロックを選択する遅延量選択手段と、前記選択されたクロックに合わせてデータを出力するデータ出力手段とを備えること特徴とするデータ出力装置。 （もっと読む）

【課題】データ処理能力アップが必要な時だけクロック周波数を上昇し、データ処理能力アップが必要なくなるとクロック周波数を下降することにより、消費電力を低減できるデータ処理装置を提供する。
【解決手段】メモリ制御回路４、複数の遅延回路を含むクロック制御回路１１などを有するデータ処理装置において、メモリ５に対するデータ転送リクエストを検出したらデータ処理回路（復調回路１、誤り訂正回路２、ホストＩ／Ｆ回路３）に供給するクロックを高い方に切り換え、一定期間検出しなかったらクロックを低い方に切り換えることにより、データ処理能力アップが必要な時だけクロック周波数を上昇させ、データ処理能力アップが必要なくなるとクロック周波数を下降させる。さらに、クロック切り換えは、各データ処理回路からのデータ転送リクエストの組み合わせにより段階的に行う。 （もっと読む）

【課題】ＥＭＩ低減のためにスペクトラム拡散を行う際に、クロック周波数の推移による映像信号への影響を排除するためのＦＩＦＯメモリの容量を抑えること。
【解決手段】ＥＭＩ低減のためにスペクトラム拡散を行う際に、スペクトラム拡散後のクロックは１水平期間よりも十分短い期間でスペクトラム拡散前のクロックに同期させるとともに、ＦＩＦＯメモリの読み出しアドレスは書き込みアドレスよりもクロック周波数の変調量分量以上進めておく。 （もっと読む）

【課題】信号の立ち上がり側と下がり側の遅延は個別に制御でき、クロックのデューティーずれやデータ信号の立ち上がり/立ち下がりの遅延差を補償することができるデジタルＤＬＬ回路を提供する。
【解決手段】信号の立ち上がりエッジ側遅延指定のための第１遅延指定値を保持する第１レジスタ１１、信号の立ち下がりエッジ側遅延指定のための第２遅延指定値を保持する第２レジスタ１２、信号の立ち上がり側と下がり側の遅延を個別に制御可能なデジタル制御可変遅延回路１３、および可変遅延回路１３の立ち上がり側遅延と立ち下がり側遅延をそれぞれ第１レジスタ１１の第１遅延指定値および第２レジスタ１２の第２遅延指定値に維持するよう制御を行う制御回路１４を有する。 （もっと読む）

【課題】 本発明は、電子機器において所望のクロック信号を２逓倍する周波数逓倍回路と、その周波数逓倍回路によって生成された２逓倍クロック信号に同期して伝送情報のＣＭＩ符号化を行う送信装置とに関し、物理的なサイズが小さく、かつ安価に精度よく２逓倍クロック信号が生成されることを目的とする。
【解決手段】 クロック信号の周期Ｔの半分に相当する遅延ｄ（＝Ｔ／２）を前記クロック信号に与え、遅延クロック信号を生成する遅延手段と、前記クロック信号と前記遅延クロック信号との双方の前縁または後縁に同期し、パルス幅が前記周期Ｔの四分の一であるパルス信号の列を生成するパルス幅調整手段とを備えて構成される。 （もっと読む）

【課題】回路規模を大きくすることなく、複数の回路を動作させるための夫々のクロックの位相を容易に制御することが可能な半導体集積回路を提供する。
【解決手段】本発明の半導体集積回路４０は、クロックを入力され、クロックの１周期分に相当する同相遅延素子段数ＣＴを求める遅延制御手段４１と、遅延制御手段４１により求められた同相遅延素子段数ＣＴから、所定量の遅延を発生させる遅延素子の段数ＤＥＧＯＵＴ１〜ＤＥＧＯＵＴｎを決定する遅延素子段数決定手段４２と、クロックを遅延素子段数決定手段４２により決定された遅延素子の段数分遅延させる遅延クロック生成手段４３_１〜４３_ｎとを有する （もっと読む）

【課題】位相比較回路等を用いることなく、簡単な構成で遅延フィードバック値を容易に得ることができ、複雑な制御を容易に行うことができるデジタルＤＬＬ回路を提供する。
【解決手段】遅延目標値を保持するレジスタ１１、リングオシレータ１２、測定周期を決めるために、外部の基準クロックＲＣＬＫをカウントする第１カウンタ１３、第１カウンタ１３で決まる測定周期ごとにリングオシレータ１２の発振出力クロックＣＬＫをカウントする第２カウンタ１４、デジタル制御の可変遅延回路１５、および第１カウンタ１３のカウント値Ｃ１を基に、第１カウンタ１３および第２カウンタ１４のリセット、起動、さらに必要に応じて停止の制御を制御信号ＣＴＬ１、ＣＴＬ２に基づいて行い、第２カウンタ１４のカウント値Ｃ２とレジスタの遅延目標値ＤＶをデジタル演算して、この演算結果を可変遅延回路１５に遅延制御値ＤＣＶとして与える制御回路１６を有する。 （もっと読む）

【課題】本発明は、時間−デジタル変換に対応する方法に関する。
【解決手段】遅延素子（１２６．１、．．．、１２６．Ｎ）の少なくとも１つのチェーンを備える時間−デジタル変換器（１１０）であって、前記遅延素子（１２６．１、．．．、１２６．Ｎ）のチェーンのステータスが変換する時間間隔に関連するデジタル信号を表し、前記時間−デジタル変換器（１１０）が、遅延素子（１２６．１、．．．、１２６．Ｎ）の中で転送されるパルスを基準にして統計的に等しく分散された可変位置を有するトリガ信号（１５４）を供給する手段（１５６）であり、前記較正トリガ信号（１５４）に応じて遅延素子（１２６．１、．．．、１２６．Ｎ）の前記チェーンのステータスを捕捉する手段（１３０）であって、前記ステータスは前記遅延素子（１２６．１、．．．、１２６．Ｎ）の遅延時間によって決まり、前記較正トリガ信号（１５４）に応じて、パルス位置の発生に基づく前記遅延素子（１２６．１、．．．、１２６．Ｎ）の全遅延に対する少なくとも幾つかの前記遅延素子（１２６．１、．．．、１２６．Ｎ）の実寄与を決定する手段と、前記時間間隔を前記デジタル信号（１６８）に変換する際に、少なくとも幾つかの前記遅延素子（１２６．１、．．．、１２６．Ｎ）の前記実寄与を考慮する手段（１６４）とを備えることを特徴とする時間−デジタル変換器（１１０）。 （もっと読む）

【課題】 外部信号を用いずにクロック信号のデューティを正確に測定及び補正する。
【解決手段】 半導体装置２０には、半導体集積回路としてのデューティ測定・補正回路１及びＰＬＬ回路４が設けられている。デューティ測定・補正回路１は、デューティ測定回路部２及びデューティ補正回路部３から構成され、デューティ比が変化した補正前クロック信号ＣＬＫＡが入力される。デューティ測定回路部２から出力される信号Ｏｕｔが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したときのデューティ測定回路部２の遅延回路の遅延時間が補正前クロック信号ＣＬＫＡのデューティとして、デューティ測定回路部２で測定される。このとき、デューティ測定回路部２の遅延回路と対をなすデューティ補正回路部３の遅延回路が選択されて、補正前クロック信号ＣＬＫＡのデューティがデューティ補正回路部３で補正される。 （もっと読む）

【課題】 外的要因による影響からシステムクロックの周期を短くし、高速化を図ることは困難であった。
【解決手段】 半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 （もっと読む）

【課題】内部ブロックの動作による電源変動によっても外部出力クロックの出力に影響を及ぼさないことにより、より安定したクロック信号を供給することの可能な半導体装置を提供する。
【解決手段】発振源１０２から出力されるクロックを基準として外部回路１１８とデータの授受を実行する半導体装置１００において、発振源から出力されるクロックを半導体装置に備わる内部回路１１４へ分配するクロック分配手段１１２と、クロックを外部回路に供給するクロック供給手段１０４と、外部回路に供給されるクロックとクロック分配手段の終端におけるクロックとの位相差を検出する位相差検出手段１０６と、位相差検出手段で検出された位相差のデータを元にクロック供給手段から出力されるクロックの遅延を調整するクロック遅延調整手段１１０と、を含むことを特徴とする。 （もっと読む）

【課題】製造ばらつきの影響の小さいクロックツリーを生成するクロックツリー形成方法を提供する。
【解決手段】クロックツリー回路のＦＦ対のフリップフロップ間の経路に対して、クロックスキューがない状態でタイミング解析を行い、ホールドエラーが発生する基準値に対しての余裕度としてホールドスラック値を求めるホールドスラック計算処理２２と、クロックツリー回路の分岐点となるバッファからＦＦ対ごとのフリップフロップ入力間の経路に対して、経路の遅延の最小値、最大値を計算し記憶するバッファ遅延計算処理２３と、経路ごとにホールドスラック値と最大値から最小値を減算した結果を比較して、ホールドスラック値より大きいと判断された場合はＦＦ対をグループ化するＦＦ対集合操作処理２４と、同一グループのＦＦ対の経路ごとに、ＦＦ対が同一のバッファで駆動するようにバッファを挿入するバッファ挿入処理２５を行う。 （もっと読む）

【課題】レイテンシ制御が改善された同期式半導体メモリ装置を提供する。
【解決手段】半導体装置は、外部クロック信号を受信してデータ出力クロック信号を提供するクロック同期回路、少なくとも一つのクロック制御信号を出力遅延時間と読出命令遅延時間との和の分だけ遅延させ、少なくとも一つの遅延されたクロック制御信号に同期した少なくとも一つのサンプリングクロック信号を発生させるレイテンシ制御回路、少なくとも一つのサンプリングクロック信号に応答して読出信号を保存し、データ出力クロック信号を受信して順次に少なくとも一つのクロック制御信号を発生させ、少なくとも一つのクロック制御信号に同期した少なくとも一つのトランスファークロック信号を発生させ、読出信号の保存に使われた少なくとも一つのサンプリングクロック信号と関連したトランスファークロック信号に応答してレイテンシ信号を提供するレイテンシ回路を含む。
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【課題】入力クロックの位相の遅延を補償する。
【解決手段】２つのクロック信号の位相差を検出する位相比較部１２０および１３０と，位相比較部１２０および１３０の後段と発振器１５０との前段との間に設けられ，位相比較部１２０および１３０からの出力信号の中から１つを切り換えて出力する信号切換部１４０と，信号切換部１４０の後段に設けられ，位相比較部１２０および１３０の出力電圧に応じた周波数を出力する発振器１５０と，を含み，位相比較部１２０および１３０は，外部からのクロック信号と，発振器１５０から出力されたクロック信号との位相を比較して差分信号を出力し，発振器１５０は，信号切換部１４０から出力されたクロック信号を入力し，位相比較部１２０および１３０にクロック信号を与えることを特徴とする，入力クロックの位相補償装置１００が提供される。 （もっと読む）

【課題】読み込みアクセス時間ｔ_ＡＣがクロック周期ｔ_ＣＫを越えないことを確実にするために、読み込み出力を駆動する遅延されたクロック信号を生成する回路技術を提供する。
【解決手段】本発明の回路及び方法は、半導体メモリ装置において、読み込みアクセス時間がクロックの周期時間を越えないことを確実にするために、入力クロック信号から読み込みクロック信号を生成する。上記クロック信号の周波数に応じて、複数の遅延量の１つが、上記入力クロック信号に課されるために選択される。 （もっと読む）

【課題】 遅延線のタイミング分解能を改善する。
【解決手段】 マスタ電圧制御遅延線における遅延段の数を可変にすることによって、ＤＬＬに基づく遅延線のタイミング分解能を達成することができる。スレーブ電圧制御遅延線で選択されるタップのみならず、マスタ電圧制御遅延線における遅延段数をも調整することにより、固定長マスタ電圧制御遅延線を使用する従来の遅延線回路に比較したとき、タイミング分解能を少なくとも２倍に改善することができる。 （もっと読む）