【課題】設計が容易で、なおかつプロファイルの変更も簡単に行うことができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、所定の単一周波数のクロックを発生するクロック源と、所定周波数の三角波を発生する三角波発生源と、三角波発生源から入力される三角波の電圧に応じて、所定の２次関数に従う２次電流を発生し、切替信号に応じて、２次電流の方向を決定する２次電流発生源と、２次電流発生源から出力される２次電流を所定のコントロール電圧に変換する電流電圧変換回路と、電流電圧変換回路によって変換されたコントロール電圧に応じて、クロック源から入力されるクロックの遅延を変え、クロック周波数がクロック毎に変動するスペクトラム拡散クロックとして出力する電圧制御ディレイラインとを備えている。 （もっと読む）

【課題】 外部信号を用いずにクロック信号のデューティを正確に測定する。
【解決手段】 半導体装置２０には、第１の回路ブロック１、第２の回路ブロック２、ＰＬＬ部３、第１のデューティ測定回路４ａ及び４ｂ、第２のデューティ測定回路５ａ及び５ｂ、セレクタ６、及びＩ／Ｏレジスタ７が設けられている。第１の回路ブロック１に隣接して設けられた第１のデューティ測定回路４ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）を測定する。第１の回路ブロック１に隣接して設けられた第２のデューティ測定回路５ａは、第１の回路ブロック１に入力されるＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）を測定する。測定されたＰＬＬ信号の“Ｈｉｇｈ”レベル期間（ＴＨ）及びＰＬＬ信号の“Ｌｏｗ”レベル期間（ＴＬ）から、第１の回路ブロック１に入力されるＰＬＬ信号のデューティを高精度に算出できる。 （もっと読む）

【課題】 データの出力に用いられる命令信号を利用し、所定時間だけクロックを生成するためのクロック生成装置およびクロック生成方法を提供すること。
【解決手段】 半導体記憶素子に用いられるクロックの生成装置は、内部クロック信号を受信して、制御信号に制御されて、立ち上がりクロックｒｄ ｓおよび立ち下がりクロックｆｄ ｓを生成するクロック発生器３１５と、リード命令、ライト命令および外部アドレスに応答して、制御信号を生成する制御部３１３、３１４とを備える。 （もっと読む）

単一もしくは複数のクロック信号に従いデジタル処理を行って所定の基本的機能を奏するデジタルシステム１において、デジタルシステム内の、クロック信号を供給する複数のクロック回路にそれぞれ介挿されるとともに、制御信号が示す値に応じて遅延時間を変化させる回路素子で各々構成された複数の遅延素子４と、複数の遅延素子に与える複数の制御信号を保持する複数の保持回路５と、を具える。複数の保持回路は、出力電圧可変の電源装置１４からデジタルシステム１が電源を供給された状態で、それらの保持回路が保持する複数の制御信号の値を外部装置６〜８により、確率的探索手法に従って、デジタルシステムの基本的機能が所定の仕様を満たすように変更される。
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【課題】 配置面積を増大させることなく高い精度で長期の遅延時間を持つ遅延信号を発生可能な遅延回路を提供する。
【解決手段】 本発明の遅延回路は、エッジを有する入力信号Ｓｉｎを順次伝送可能に縦続接続された４段構成の回路と、各段の伝送信号を遅延させる共通遅延回路３を備え、初段入力側回路１１に入力信号Ｓｉｎを入力し、２〜４段目入力側回路１２〜１４に前段の回路にて遅延された伝送信号Ｔ１〜Ｔ３を入力する。各段の回路では、入力された信号のエッジのタイミングから、当該回路にて共通遅延回路３により遅延された伝送信号のエッジのタイミングまでの所定期間は共通遅延回路３を信号経路中に接続し、それ以外の期間は共通遅延回路３を信号経路中から切り離すように経路制御を行い、各段での単位遅延時間Δｔに対し、初段から４段目の回路から、入力信号ＳｉｎをΔｔの１〜４倍だけ遅延させた遅延信号Ｄ１〜Ｄ４を取り出し可能である。 （もっと読む）

【課題】 微小遅延部で発生させる遅延量を精密に制御することができるタイミング発生回路を得る。
【解決手段】 直列接続した粗遅延部及び微小遅延部と、粗遅延部に電源電圧を供給する第１のＤＬＬと、微小遅延部に電源電圧を供給する第２のＤＬＬとを設ける。そして、第１のＤＬＬ内のモニタ回路として用いる遅延部を粗遅延部と同じ回路形式とする。また、第２のＤＬＬ内のモニタ回路として用いる遅延部を微小遅延部と同じ回路形式とする。 （もっと読む）

【課題】 本発明は、ＬＳＩ等の集積回路に組み込まれた回路にクロック信号を分配するためのクロック分配回路に関し、特にクロック信号の位相差調整を自動的に行うクロック調整回路を提供するものである。
【解決手段】 本発明は、ＬＳＩチップに構築された回路素子を駆動する際、駆動の基準となるクロック信号の供給を第１分配から順次階層状に下層に分配し、例えば第５分配「５」からＬＳＩチップの各エリアに供給する回路であり、その際クロック信号の遅延を位相差検出回路によって検出し、その検出結果に基づいて各第５分配「５」に内装された遅延調整回路に遅延情報として自動的に書き込み、以後当該遅延情報を使用してＬＳＩチップが実装された際のクロック信号の位相差を調整する。 （もっと読む）

【課題】外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、オフチップドライバ回路の出力データが“Ｈ”レベルと“Ｌ”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償する。
【解決手段】出力制御信号に基づいてデータを出力し、“Ｈ”レベルデータ出力時と“Ｌ”レベルデータ出力時における出力制御信号からデータ出力までの信号遅延時間が異なるオフチップドライバ回路９２と、上記オフチップドライバ回路で“Ｈ”レベルデータの出力時に使用される第１の出力制御信号を発生する第１の出力制御信号発生回路９４ａと、上記オフチップドライバ回路で“Ｌ”レベルデータの出力時に使用される第２の出力制御信号を発生する第２の出力制御信号発生回路９４ｂとを具備している。 （もっと読む）

【課題】個々のパルスの調節可能な開始時点および終了時点を有するパルス列を形成する改善された方法を提供する。
【解決手段】第１のクロック信号および第２のクロック信号それぞれ１つずつからなる組を提供し、１つの組の第１のクロック信号および第２のクロック信号の特性からタイミングベクトルに従い部分パルスを形成し、パルス列を部分パルスの重畳によって形成する。 （もっと読む）

【課題】 信号の遅延時間を設定するために、設計期間の増大などを招くことなく、外部ＬＳＩ及び外部メモリなどの仕様に合わせて、外部回路に接続することができる。
【解決手段】 第１及び第２の外部入力端子Ａ，Ｂと、入力端子Ａ，Ｂに接続された内部回路１２と、入力端子Ａに接続され、入力端子Ｂから入力される信号によって、入力端子Ａから入力される遅延値の設定信号をラッチするレジスタ部１３と、内部回路１２に接続され、内部回路１２からの信号入力により、遅延値の異なる信号を生成する遅延部１５と、レジスタ部１３から出力された信号に基づいて、遅延部１５の出力信号を選択して出力するセレクタ１４と、セレクタ１４に接続された外部出力端子Ｃとを具備した集積回路装置である。 （もっと読む）

【課題】ダブルデータレート（ＤＤＲ）ＤＲＡＭの出力データ及びデータストローブ信号を同期化させるための方法を提供する。
【解決手段】本発明は、外部クロックと同期したＤＤＲ ＤＲＡＭ内の内部インタリーブクロック信号を用いる。ＤＤＲ ＤＲＡＭ内の遅延ロックループは、外部クロック信号にロックされ、内部インタリーブクロック信号を発生させる。内部インタリーブクロック信号は、レイテンシ及びバースト長選択信号が接続されたタイミング回路を介して伝搬するとき、外部クロック信号に遅延整合される。データストローブ信号は、遅延ロックループからのクロック信号を用いて生成され、内部インタリーブクロック信号と同期化される。データストローブ信号及びデータは、外部クロック信号と所定の遅延関係を有する出力データ及びデータストローブ信号を提供するために、同様の数及びタイプの遅延素子を有する複数のパスを介して結合される。 （もっと読む）

【課題】 半導体集積回路の動作に起因するクロック信号の乱れを除去する。
【解決手段】 クロック信号ＣＬＫは、入力バッファ１０で反転されてマスク信号Ｓ７０と共にＮＡＮＤ２０に与えられる。ＮＡＮＤ２０の信号Ｓ２０が立ち上がると、積分部３０，４０の積分回路による遅延時間の後、この積分部４０の信号Ｓ４０が立ち下がる。信号Ｓ２０は信号Ｓ４０と共にＮＡＮＤ５０に与えられるので、このＮＡＮＤ５０の信号Ｓ５０は、クロック信号ＣＬＫの立ち上がり時点から積分回路による遅延時間の間、“Ｌ”に固定される。信号Ｓ５０は積分部６０で遅延され、ＡＮＤ７０で積分部６０の遅延時間が追加されてマスク信号Ｓ７０が生成される。一方、信号Ｓ５０は、インバータ８０で反転され、内部クロックＣＫＩとしてデータ入力部１、データ処理部２及びデータ出力部３に供給される。 （もっと読む）

【課題】 初期段階での外部デバイスの検査でも、外部デバイスの検査を的確に実施すること。
【解決手段】 ＢＩＳＴ回路１０７の外部デバイス１０２の出力応答を読み出すためのクロックに、クロックの位相を自動調整するクロック位相調整部１１０を具備する。クロック位相調整部１１０がＢＩＳＴ回路１０７による外部デバイス１０２の検査の前に、ＣＬＫ生成部１０３からのクロックの位相を自動調整して位相を設定することで、最適なクロックの位相を設定することが可能となる。これにより、検査初期におけるＢＩＳＴ回路１０７による外部デバイス１０２の的確な検査を可能にする。
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【課題】動作周波数範囲を広げても、チップ上の占有面積、ゲート数、電力を増加させることなく、位相同期を短い時間で完了することが可能な位相同期回路を提供する。
【解決手段】遅延時間の異なる複数の遅延素子３１１，３１２，３１３，３１４を含み、第１のクロック信号１０３が入力される計測遅延列１１９と、その計測遅延列１１９に対応して複数の位相比較器１０９を含み、計測遅延列１１９からの信号及び第２のクロック信号１０４が入力され、第１のクロック信号１０３と第２のクロック信号１０４との遷移時間差を計測する位相比較器列１２１と、計測遅延列１１９に対応して遅延時間の異なる複数の遅延素子を含み、位相比較器列１２１からの信号及び第３のクロック信号１０５が入力される生成遅延列１２０とを有し、遅延素子のそれぞれの遅延時間は固定とする。 （もっと読む）

【課題】
クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合に適切にリセット動作を行うことができるリセット制御回路、及びリセット制御方法の提供を目的とする。
【解決手段】
リセット要求信号ＲＲに応じてリセット信号ＲＳを出力制御するリセット制御回路２００は、リセット要求信号ＲＲに応じて、クロック出力待機期間ＤＣの遅延でクロック出力信号ＲＣを発生すると共に、クロック信号ＣＫを変成して出力するクロック変成部２１０と、クロック出力信号ＲＣに応じて、リセット出力待機期間Ｄの遅延でリセット信号ＲＳを発生するリセット信号生成部２２０とを有している。 （もっと読む）

【課題】 スタックフェイルを防止できる遅延同期ループ及びその同期方法を提供すること。
【解決手段】 外部クロックを遅延させる遅延ライン６１７と、遅延ライン６１７の出力を遅延させる遅延モデル６１８と、外部クロックの正位相に対応する第１クロックｒＣＬＫ、及び外部クロックの反対位相に対応する第２クロックｆＣＬＫを出力するバッファ部６１１、６１２と、第１クロックの位相及び遅延モデル６１８からのフィードバッククロックｆｅｅｄｂａｃｋの位相を比較し、増加命令Ｕｐ又は減少命令Ｄｎを出力する位相比較器６１３と、増加又は減少命令に応じて遅延ライン６１７の遅延量を制御するシフト信号を出力するシフトレジスタ６１４と、位相比較器６１３の出力及びシフトレジスタ６１４の出力を用い、第１クロック及び第２クロックのいずれかを選択して遅延ライン６１７に出力するマルチプレクシング部６１６とを備える。 （もっと読む）

一部の実施例では、回路は、発振器回路(102)と制御回路(104)とを含む。発振器回路は、クロック信号を生成し、選択可能遅延回路(106)を含む。制御信号は、発振器からのクロック信号と、基準信号とを受信する。制御回路は、選択可能遅延回路を起動させてクロック信号の周波数を変更するよう、制御信号を発振器回路に供給する。一部の実施例では、方法は、クロック信号を発振器回路において生成する工程と、クロック信号を処理して制御信号を生成する工程と、発振器回路における選択可能遅延回路を制御信号に応じて起動させる工程とを含む。
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【課題】 本発明は、出力パルスの幅を確保しつつ、従来に比べ実装面積と消費電力を削減したパルス発生装置を提供することを目的とする。
【解決手段】 本発明のパルス発生装置は、クロック信号ＣＫの入力を受け付け、クロック・スキューの吸収、インピーダンス変換等を行い生成した信号ＩＮを出力するクロックバッファ１０１と、それぞれが、２入力ＡＮＤ素子から成り、信号ＩＮと、信号ＩＮ＿Ｂとの入力を受け付けて当該２信号の論理積をとることにより生成した信号ＯＵＴを生成するパルス発生回路１０２、１０３と、信号ＩＮの入力を受け付け、入力された信号ＩＮに所定時間の遅延を生じさせ、反転させることにより生じた信号ＩＮ＿Ｂをパルス発生回路１０２及び１０３の双方に対し出力する遅延回路１０８とから成る。 （もっと読む）

【課題】 電源電圧が変動する場合でも、逓倍クロック信号の出力精度を極力維持することができるクロック信号出力回路を提供する。
【解決手段】 周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４ではＮ分周された基準クロック信号ｆｓの周期をＮ分周した高速クロック信号ｆｒでカウントする。そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 （もっと読む）

第１および第２のプロセッサを備え、かつ、２つのプロセッサに１つのメモリユニットが対応づけられているマルチプロセッサシステムのデータおよび／または指令へのアクセスを遅延させる方法および装置であって、第２のプロセッサがクロックオフセットを伴って機能し、かつ、装置は、第１のプロセッサがメモリユニットにアクセスし、第２のプロセッサがクロックオフセットを伴ってデータおよび／または指令を取得するように構成されている。 （もっと読む）