【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。 （もっと読む）

【課題】ビルドアップの流れの中でコンデンサ部を形成することができるプリント配線板を提供する。
【解決手段】プリント配線板１０では、上部電極接続部５２は、上部電極接続部第１部５２ａがコンデンサ部４０と接触することなくコンデンサ部４０を上下方向に貫通し、コンデンサ部４０の上方に設けられた上部電極接続部第３部５２ｃを経て上部電極接続部第２部５２ｂから上部電極４２に繋がっている。また、下部電極接続部５１は、コンデンサ部４０の上部電極４２とは接触しないが下部電極４１とは接触するようにコンデンサ部４０を上下方向に貫通している。このため、ビルドアップしていく流れの中で、２枚の金属箔で高誘電体層を挟んだ構造を有し後にコンデンサ部４０となる高誘電体キャパシタシートでもって全面を覆ったあとでも、上部電極接続部５２や下部電極接続部５１を形成することができる。 （もっと読む）

【課題】本発明は積層型チップキャパシタに関する。
【解決手段】本発明の一様態による積層型チップキャパシタは、複数の誘電体層が積層された積層構造を有し、積層方向に沿って配列された第１キャパシタ部と第２キャパシタ部を含むキャパシタ本体と、上記キャパシタ本体の側面上に形成された少なくとも一つの第１ないし第４外部電極−上記第１及び第３外部電極は相互同じ極性を有し、第２及び第４外部電極は相互同じ極性を有するが上記第１外部電極の極性とは異なる極性を有する−と、上記キャパシタ本体の外面上に形成され、上記第１外部電極と第３外部電極を相互連結するか上記第２外部電極と第４外部電極を相互連結する少なくとも一つの連結導体ラインと、を含む。 （もっと読む）

【課題】積層配線基板の配線層をキャパシタ下部電極として利用する場合に、密着強度を上げる微細凹凸の形成がキャパシタ特性や信頼性に不利益を与えないようにする。
【解決手段】積層基板構造内の配線層１４の表面に、絶縁基板１０に他の絶縁基板１９ａを貼り合わせるときの密着強度を確保する微細凹凸が形成されている。当該微細凹凸が形成された配線層１４面上に導電層１６が形成されている。当該導電層１６を下部電極とし、下部電極上にキャパシタ誘電体膜１７と上部電極１８が積層された容量素子が形成されている。 （もっと読む）

【課題】寄生インダクタンスの影響を抑え、設計の自由度を保ちつつキャパシタ−レジスタ回路を配置できる多層配線基板を提供する。
【解決手段】複数の絶縁性基板が積層された多層配線基板１は、複数の絶縁性基板の少なくとも１つを貫通する第１接続部２１Ａを有し、電源を供給する電源パターンと、複数の絶縁性基板の少なくとも１つを貫通する第２接続部２２Ａを有し、基準電圧を形成するグラウンドパターンと、高誘電率材料からなるキャパシタ部３１と、高抵抗材料からなるレジスタ部３２と、キャパシタ部とレジスタ部との間に形成される電極部３３とを備え、電源パターンとグラウンドパターンとを電気的に直列に接続するように配置されるキャパシタ−レジスタ回路部３０とを備え、キャパシタ−レジスタ回路部は、キャパシタ部、レジスタ部、及び電極部が複数の絶縁性基板の面方向に積層されて形成されていることを特徴とする。 （もっと読む）

【課題】多層セラミック基板において、最外郭の絶縁シートに形成されたビアコンタクトが外部に突出するのを抑制する。
【解決手段】本発明の多層セラミック基板１００は、第１のビアコンタクト１２４を有する第１の絶縁シート１２０と、第１のビアコンタクト１２４と上下に整列されて接合された第２のビアコンタクト１３４を有する第２の絶縁シート１３０とを含み、第１のビアコンタクト１２４と第２のビアコンタクト１３４とは、焼成時に互いに異なる収縮率を有する導電性ペーストによって形成されている。第２のビアコンタクト１３４は、第１のビアコンタクト１２４に比べて収縮率が高く、焼成後、第１のビアコンタクト１２４は、第２のビアコンタクト１３４の内部に拡がった形状を有している。 （もっと読む）

【課題】静電容量素子を内蔵する実装基板において実装基板の大きさを制限し小型化する。
【解決手段】樹脂基板（１０，１３，１６）に貫通開口部（スルーホールＴＨ）が形成されており、樹脂基板の貫通開口部の内壁を被覆するように下部電極２０が形成されており、下部電極の上層に誘電体膜２１が形成されており、誘電体膜の上層に上部電極２３が形成されており、樹脂基板上に配線（３１，３２）が形成されている構成とする。 （もっと読む）

【課題】複合材料を含む回路基板構造と、複合材料回路基板構造を形成する方法を提供する。
【解決手段】複合材料回路基板構造は基板と、複合材料誘電層と、パターン化導線層とを含む。複合材料誘電層は基板の上に位置し、触媒誘電層とパシベーション誘電層を含む。触媒誘電層は誘電材料と触媒顆粒を含んで基板に接触する。パシベーション誘電層は誘電材料を含んで触媒誘電層に接触する。パターン化導線層は触媒誘電層の上に位置する。 （もっと読む）

【課題】自立性があり、かつ誘電率に大きな異方性を有する異方性誘電体を提供する。
【解決手段】平板状金属粒子を絶縁材料中に配向分散した金属／絶縁材料複合体からなる異方性誘電体であり、この平板状金属粒子の配向方向と平行な方向の誘電率は、この配向方向と垂直な方向の誘電率の１．５倍以上である。 （もっと読む）

【課題】コンデンサ等を配線基板に内蔵する場合、半導体チップと外部との間で誘電率が低い信号配線を構成し、信号の伝送遅延を抑制可能な配線基板を提供する。
【解決手段】本発明の配線基板１０は、半導体チップ２００（搭載部品）を載置し、上下を貫通する収容穴部１１ａが開口されたコア材１１と、収容穴部１１ａに収容されくり抜き部１００ａが形成されたコンデンサ１００（内蔵部品）と、コア材１１の上下にそれぞれ絶縁層及び導体層を交互に積層形成した配線積層部１２、１３と、収容穴部１１ａとコンデンサ１００の間隙部、及びくり抜き部１００ａに充填されコンデンサ１００の材料より誘電率が低い樹脂充填材５０、５１と、樹脂充填材５１を貫通するスルーホール導体６０を備えている。スルーホール導体６０は第１配線積層部１２を介して半導体チップ１００に接続される信号配線として用いられ、低い誘電率により信号の伝送遅延を抑制し得る。 （もっと読む）

【課題】複数のセラミック層を積層してなり、内部に中空部を有し、その底面や天井面などに形成した２層以上で平行な単一の導体層、および中空部と外部との間を連通する貫通孔を有し、導体層を含む形状・寸法精度に優れた配線基板を提供する。
【解決手段】複数のセラミック層ｓ１〜ｓ６を積層してなり、平面視が矩形の表面３、裏面４、およびこれらの間に位置する４つの外壁面５ａ，５ｂを有する基板本体２と、該基板本体２の内部に形成され、且つセラミック層ｓ１〜ｓ６のうち、中層のセラミック層ｓ２〜ｓ４の内側に形成された中空部６と、該中空部６の天井面７および床面８と、基板本体２の表面３および裏面４との間を個別に貫通する貫通孔ｈ１，ｈ２と、中空部６の天井面７および床面８に、２層が平行に形成されている単一の導体層１０，１７と、を備えた配線基板Ｋ１であって、貫通孔ｈ１，ｈ２は、中空部６の天井面７および床面８において、導体層１０，１７が形成された領域を除いた位置に開口している、配線基板Ｋ１。 （もっと読む）

１つの非限定的な実施例によれば、低伝導性エミッション基板は、対応する複数の導電層によって隔離された複数の薄い高絶縁耐力絶縁層を備えており、複数の導電層の１つが、複数の導電層の別の１つと短絡されている。
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導電金属層と、誘電率が約３．５未満であり誘電正接が約０．００６未満である誘電体複合材料とを含む回路基板積層体であり、誘電体複合材料は、ポリマー樹脂と、酸化鉄含有量が３重量パーセント以下である、約１０〜約７０体積パーセントのセノスフェアとを含む。
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【課題】導体の脱落を抑制でき、かつ高周波のノイズの遮断が容易なキャパシタ内蔵基板およびキャパシタ内蔵基板の製造方法を提供する。
【解決手段】内蔵基板は、導電層１２と基板１３とキャパシタ１４と導体１８とを備え、上面１３ａにおける貫通孔１３ｂの開口形状の短手方向の寸法が１５０μｍ以下であり、かつ短手方向の寸法に対する貫通孔１３ｂの深さの比が２／３以上であり、キャパシタ１４から導電層１２まで最小の距離をなす方向に対して直交する方向の導体１８の面積が０．０９ｍｍ²以上である。導電層１２は接地電位とする。基板１３は、導電層１２上に形成され、上面１３ａから導電層１２に達する貫通孔１３ｂを有している。キャパシタ１４は上面１３ａ上に形成されている。導体１８は、貫通孔１３ｂの内部に充填され、導電層１２とキャパシタ１４とを電気的に接続している。 （もっと読む）

【課題】キャパシタ面積が増大することを効果的に抑制するとともに、キャパシタ容量値を調整することのできるキャパシタ、キャパシタ内蔵配線基板、及びその製造方法を提供すること
【解決手段】本発明の第１の態様にかかるキャパシタ１は、基板１０１上に形成された下部電極１０２と、下部電極１０２上に形成された第１絶縁膜１０３と、第１絶縁膜１０３を介して下部電極１０２と対向配置され、下部電極１０２上に電極開口部１０６を有する上部電極１０４と、電極開口部１０６内に設けられた第２絶縁膜１０５と、を備え、電極開口部１０６の側面となる部分の上部電極１０４は、電極開口部１０６の底面と重複する部分の下部電極１０２よりも面積が大きいものである。 （もっと読む）

【課題】小型化、薄型化が可能であり、かつ、低コストで製造が可能な多層プリント配線板を提供する。
【解決手段】層間接続部２３は、例えば、第一絶縁部１１ａに形成された第一導電部２１ａと、第一絶縁部１１ａに重ねて配された別な第一絶縁部１１ｂに形成された第一導電部２１ｂとの間を接続するように形成されていればよい。このような構成の多層プリント配線板１０によれば、第一絶縁部１１ａと第一絶縁部１１ｂとの間に層間接続部２３を形成することで、積層された複数の第一絶縁部１１の間に、抵抗体などの機能素子を形成することができる。 （もっと読む）

【課題】コンデンサ素子内蔵多層配線基板において、小型化・接続信頼性および電気特性を満足できない。
【解決手段】貫通導体を有する第１前駆体シートと、空洞部を有する第２前駆体シートと、多数の電極層及び多数の誘電体層を交互に積層して成る積層体、及び前記積層体を積層方向に貫通する引き出し電極部を有するコンデンサ素子と、を準備する工程と、前記第２前駆体シートの空洞部に前記コンデンサ素子を配置する工程と、前記貫通導体と前記引き出し電極部とを電気的に接続させるように、前記第１前駆体シートと前記第２前駆体シート及び前記コンデンサ素子とを積層する工程と、前記第１及び第２前駆体シートを硬化させる工程と、を備えたことを特徴とするコンデンサ素子内蔵配線基板の製造方法。 （もっと読む）

【課題】コンデンサの吸湿を抑制し、電流リークを低減した多層プリント配線板等を提供する。
【解決手段】多層プリント配線板１０は、コア基板２１と、第１の層間樹脂絶縁層３６ａと、高誘電体層４３と第１及び第２層状電極４１，４２とを有する層状コンデンサ部４０と、第２の層間樹脂絶縁層３６ｂと、電源プレーン層５２Ｐと、最外の層間樹脂絶縁層３６ｄと、各層間樹脂絶縁層を貫通する複数のビア導体と、半導体素子を実装するグランド用パッド６１及び電源用パッド６２を有する実装部６０とを備え、ビア導体はグランドビア導体６１ａと電源ビア導体６２ａとを有し、第１層状電極４１はグランドビア導体６１ａを介してグランド用パッド６１に接続され、第２層状電極４２は電源ビア導体６２ａを介して電源用パッド６２に接続される。 （もっと読む）

【課題】実装された電子部品がサージから保護される多層プリント配線板であって、電子部品の高密度実装に対応し、さらに、長期にわたる使用においてもサージ保護機能の劣化が小さい多層プリント配線板と、この多層プリント配線板を容易に製造することのできる製造方法を提供する。
【解決手段】内層に酸化亜鉛シートからなるバリスタ層２を有し、かつ、このバリスタ層２が、信号ライン３、グランド層４及び電源層５に接続されている多層プリント配線板１である。 （もっと読む）

【課題】チタン酸バリウム系の高誘電率セラミック層と低誘電率セラミック層との積層体を、低温焼成によってデラミネーションやクラックを抑制しつつ接合することである。
【解決手段】低誘電率の絶縁体からなる低誘電率層と高誘電率の誘電体からなる高誘電率層との共焼結によって得られるセラミック多層基板を提供する。低誘電率層は、ｘＢａＯ−ｙＴｉＯ_２−ｚＺｎＯ（ｘ、ｙ、ｚは、それぞれ、モル比率を示し、ｘ＋ｙ＋ｚ＝１；０．０９≦ｘ≦０．２０；０．４９≦ｙ≦０．６１；０．１９≦ｚ≦０．４２）の組成を有する低誘電率セラミック成分と、この低誘電率セラミック成分１００重量部に対して１．０重量部以上、５．０重量部以下添加されている酸化ホウ素含有ガラス成分と含む。高誘電率層が、ＣｕＯおよびＢｉ_２Ｏ_３が添加されたチタン酸バリウム系誘電体からなる。 （もっと読む）