実装基板及びその製造方法並びに電子機器
【課題】静電容量素子を内蔵する実装基板において実装基板の大きさを制限し小型化する。
【解決手段】樹脂基板(10,13,16)に貫通開口部(スルーホールTH)が形成されており、樹脂基板の貫通開口部の内壁を被覆するように下部電極20が形成されており、下部電極の上層に誘電体膜21が形成されており、誘電体膜の上層に上部電極23が形成されており、樹脂基板上に配線(31,32)が形成されている構成とする。
【解決手段】樹脂基板(10,13,16)に貫通開口部(スルーホールTH)が形成されており、樹脂基板の貫通開口部の内壁を被覆するように下部電極20が形成されており、下部電極の上層に誘電体膜21が形成されており、誘電体膜の上層に上部電極23が形成されており、樹脂基板上に配線(31,32)が形成されている構成とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は実装基板及びその製造方法並びに電子機器に関し、特に、静電容量素子を内蔵する実装基板及びその製造方法並びに電子機器に関する。
【背景技術】
【0002】
半導体集積回路装置内に形成される容量素子は、高周波化、高速化と同時に、携帯機器等では小型化、高集積化が求められている。また実装基板(プリント配線板)などでは、半導体集積回路装置とは別に、静電容量素子(コンデンサ)として機能する単体部品が併用されている。このような単体部品の静電容量素子の容量値は、半導体の集積回路装置内に形成される容量素子の容量値よりも非常に大きいため、単体部品の静電容量素子を半導体集積回路装置内の容量素子に置き換えることは、実質不可能である。
そこで、近年では容量素子を実装基板内に取り込む技術の開発が進められている。
【0003】
例えば、従来は単体部品の静電容量素子を実装基板の表面に実装していたが、特許文献1に記載されているように、実装基板内に単体部品の静電容量素子を埋め込む方法が提案されている。
【0004】
しかしながら、このような単体部品の静電容量素子の埋め込みは実装基板の厚みを制限してしまう問題がある。そこで次世代の容量素子とし、実装基板上に直接形成する技術が注目されてきている。
【0005】
容量素子を有する実装基板の従来の容量素子構造には、例えば特許文献2に記載されているような、平行に配置された平板型の2枚の電極とこの間に誘電体膜を配する構造が知られている。
また従来、誘電体膜として誘電体シート等が使用されているが、このシートの厚さは数μmにもなり、大容量を確保することが困難であった。
これに対し、近年では誘電体膜の形成方法としてスパッタリングなどの薄膜形成技術を適応することが注目されている。
【0006】
容量素子の容量値は一般に下記式(1)のように表すことができる。Cは容量値、ε0は真空中の誘電率、εは使用する誘電体膜の比誘電率、Sは電極面積、Tは誘電体膜の膜厚である。
【0007】
[数1]
C=ε0・ε・S/T …(1)
【0008】
この式からも明らかなように、実装基板上に形成される従来の前記平行平板型電極を持つ容量素子において、その容量値は電極面積に比例する。よって大容量素子を形成するためには、大きな占有面積が必要となる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2003−152303号公報
【特許文献2】特開2008−78547号公報
【特許文献3】特開2008−34694号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
解決しようとする問題点は、実装基板に内蔵された従来の容量素子構造では、実装基板の大きさを制限し小型化することは困難であることである。
【課題を解決するための手段】
【0011】
本発明の実装基板は、貫通開口部が形成された樹脂基板と、前記樹脂基板の前記貫通開口部の内壁を被覆するように形成された下部電極と、前記下部電極の上層に形成された誘電体膜と、前記誘電体膜の上層に形成された上部電極と、前記樹脂基板上に形成された配線とを有する。
【0012】
上記の本発明の実装基板は、樹脂基板に貫通開口部が形成されており、樹脂基板の貫通開口部の内壁を被覆するように下部電極が形成されており、下部電極の上層に誘電体膜が形成されており、誘電体膜の上層に上部電極が形成されており、樹脂基板上に配線が形成されている。
【0013】
本発明の実装基板の製造方法は、樹脂基板に貫通開口部を形成する工程と、前記樹脂基板の前記貫通開口部の内壁を被覆するように下部電極を形成する工程と、前記下部電極の上層に誘電体膜を形成する工程と、前記誘電体膜の上層に上部電極を形成する工程と、前記樹脂基板上に配線を形成する工程とを有する。
【0014】
上記の本発明の実装基板の製造方法は、樹脂基板に貫通開口部を形成し、樹脂基板の貫通開口部の内壁を被覆するように下部電極を形成し、下部電極の上層に誘電体膜を形成し、誘電体膜の上層に上部電極を形成し、樹脂基板上に配線を形成する。
【発明の効果】
【0015】
本発明の実装基板によれば、実装基板(プリント配線板)内に容量素子を有しており、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【0016】
本発明の実装基板の製造方法によれば、実装基板(プリント配線板)内に容量素子を形成することができる。これにより、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【図面の簡単な説明】
【0017】
【図1】図1(a)は本発明の第1実施形態に係る実装基板の模式断面図であり、図1(b)は静電容量素子の部分の平面図であり、図1(c)は静電容量素子の部分を拡大した模式断面図である。
【図2】図2(a)〜(c)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図3】図3(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図4】図4(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図5】図5(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図6】図6(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図7】図7(a)及び(b)は本発明の第2実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図8】図8(a)及び(b)は本発明の第2実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図9】図9は本発明の第3実施形態に係る実装基板の静電容量素子の部分を拡大した模式断面図である。
【発明を実施するための形態】
【0018】
以下に、本発明に係る実装基板及びその製造方法の実施の形態について、図面を参照して説明する。
【0019】
尚、説明は以下の順序で行う。
1.第1実施形態(全体構成)
2.第2実施形態(リフトオフによる製造方法)
3.第3実施形態(上部電極から下部電極まで一括で加工する方法)
4.第4実施形態(上部電極から下部電極までALD法で形成する方法)
【0020】
<第1実施形態>
[実装基板全体の構成]
図1(a)は本実施形態に係る実装基板の模式断面図である。
樹脂基板1は、例えば複数の樹脂層が積層して構成されており、内部に内部配線2及び配線間コンタクト3などが埋め込まれており、表面に表面配線4が形成されており、実装基板が構成されている。
本実施形態の実装基板は、例えば、図1(a)に示すように、半導体チップ5がバンプを介したフリップチップで実装されて用いられる。あるいは、その他の電子素子が実装されることができる。また、フリップチップ以外の方法で実装されることもできる。
ここで、本実施形態に係る実装基板には、静電容量素子6が形成されている。
【0021】
[静電容量素子の構成]
図1(b)は、本実施形態に係る実装基板に形成された静電容量素子6の部分を拡大した平面図であり、図1(c)は模式断面図である。
例えば、第1樹脂層10の一方の面上に第1導電層11がパターン形成されており、他方の面上に第2導電層12がパターン形成されている。
また、第2樹脂層13の一方の面上に第3導電層14がパターン形成されており、他方の面上に第4導電層15がパターン形成されている。
上記の構成の第1樹脂層10と第2樹脂層13が、それぞれ第2導電層12及び第4導電層15側から第3樹脂層16を介して積層され、コアとなる樹脂基板(以下コア基板CSと称する)が形成されている。
例えば、第1樹脂層10、第2樹脂層13及び第3樹脂層16はそれぞれプリプレグなどからなる。また、第1導電層11、第2導電層12、第3導電層14及び第4導電層15は銅箔などの導電体がパターン加工されて形成されたものである。
【0022】
上記の構成のコア基板CSに、これを貫通するスルーホール(貫通開口部)THが形成されている。
例えば、スルーホールTHの内壁及び近傍の領域を被覆するように下部電極20が形成されており、下部電極20の上層に誘電体膜21が形成されており、誘電体膜21の上層に上部電極23が形成されている。即ち、スルーホールTH内においては、下部電極20、誘電体膜21及び上部電極23が円筒状に積層された形状となっている。
【0023】
スルーホールTHの外部であるスルーホールTHの近傍の領域においては、下部電極20、誘電体膜21及び上部電極23は下記の構成となっている。
図1(b)及び図1(c)に示すように、例えば、下部電極20が上部電極23より広く形成されている。即ち、下部電極20の形成領域が上部電極23の形成領域からはみ出した構成である。
また、例えば、誘電体膜21は、下部電極20より狭く、上部電極23より広く形成されている。即ち、誘電体膜21の形成領域は上部電極23の形成領域からはみ出しており、下部電極20の形成領域は誘電体膜21の形成領域からはみ出した構成である。
【0024】
上記の下部電極20は、スルーホールTHの内壁及び近傍の領域を被覆するように導電体が直接堆積されて形成された膜である。
上記の誘電体膜21は、下部電極20の表面を被覆するように誘電体が直接堆積されて形成された膜である。
上記の上部電極23は、誘電体膜21の表面を被覆するように導電体が直接堆積されて形成された膜である。
上記の構成により、下部電極20、誘電体膜21及び上部電極23が積層されてなる静電容量素子が構成されている。
下部電極20は第1導電層11及び第3導電層14に接続して形成されており、下部電極20、第1導電層11及び第3導電層14から下部電極が構成されているということもできる。これにより、下部電極20の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子とすることができる。
【0025】
誘電体膜21は、例えば、原子層堆積(ALD:Atomic Layer Deposition)法により形成された膜である。誘電体膜21は、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いる。
【0026】
下部電極20及び上部電極23は、例えば、それぞれ原子層堆積法により形成された膜である。下部電極20及び上部電極23は、例えば、それぞれRu、Mo、Ptなどの金属材料、あるいは誘電体膜21の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化物が用いられる。導電性窒化物の場合、誘電体膜中の酸素が第1導電層11あるいは第3導電層14などに拡散することを防止することが可能となる。
【0027】
また、例えば、スルーホールHT内における上部電極23の内側の領域及びコア基板CSの上面及び下面に第4樹脂層30が形成されている。即ち、第1樹脂層10、第2樹脂層13及び第3樹脂層16が積層してなるコア基板CSの両面に第4樹脂層30が積層されて、図1(a)に示す樹脂基板1に相当し、樹脂層が積層してなる樹脂基板RSが構成されている。
【0028】
また、第4樹脂層30の一方の面上に第5導電層31及び第6導電層32が積層してパターン形成されており、図1(a)に示す表面配線4に相当する樹脂基板RSの表面の配線となる。また、第4樹脂層30の他方の面上には第5導電層31がパターン形成されており、図1(a)に示す表面配線4に相当する樹脂基板RSの表面の配線となる。
一方、第1導電層11、第2導電層12、第3導電層14及び第4導電層15は、図1(a)に示す内部配線2に相当する樹脂基板RSの内部の配線を構成する。
【0029】
また、例えば、第5導電層31及び第4樹脂層30に対して上部電極23に達する開口部CT1が形成されており、上部電極23に接続する取り出し電極33が形成されている。
さらに、例えば、第5導電層31及び第4樹脂層30に対して下部電極20に達する開口部CT2が形成されており、下部電極20に接続する取り出し電極34が形成されている。
【0030】
上記のように、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向して、本実施形態に係る実装基板の静電容量素子が構成されている。
【0031】
本実施形態の実装基板に形成された静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積で大容量の素子とすることが可能となる。
【0032】
[静電容量素子の形成方法]
図2〜6は、本実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
まず、図2(a)に示すように、例えば、プリプレグからなる第1樹脂層10の両面上に第1導電層11及び第2導電層12を形成する。また、第1導電層11及び第2導電層12は、第1樹脂層10に貼り合わされた銅箔などの導電体である。
【0033】
次に、図2(b)に示すように、例えば、第1導電層11及び第2導電層12の上層に所望の領域を開口したドライフィルムなどをパターン形成して第1導電層11及び第2導電層12をパターンエッチングする。図面上は第2導電層12のみがエッチングされていることを示しているが、第1導電層11は図面外の領域で所望のパターンに加工されていてもよい。
【0034】
次に、図2(c)に示すように、上記と同様にして、プリプレグからなる第2樹脂層13の両面上に第3導電層14及び第4導電層15をパターン形成する。
さらに、プリプレグからなる貼り合わせ用の第3樹脂層16を準備する。
【0035】
次に、図3(a)に示すように、上記の構成の第1樹脂層10と第2樹脂層13を、それぞれ第2導電層12及び第4導電層15側から第3樹脂層16を介して積層して、プレス加工することによって、コア基板CSを形成する。
【0036】
次に、図3(b)に示すように、例えば、ドリルを用いてコア基板CSにスルーホールTHを形成する。
【0037】
次に、図4(a)に示すように、例えば、パラジウム触媒などを用いた無電解メッキ法などによりスルーホールTHの側壁を含む全表面に導電体を直接堆積して、下部電極20となる導電層を形成する。この工程は、既存の貫通ビア配線を形成する工程と兼用することが可能である。
【0038】
下部電極20は第1導電層11及び第3導電層14に接続して形成しており、下部電極20、第1導電層11及び第3導電層14から下部電極が構成されているということもできる。これにより、下部電極20の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子を形成することができる。
【0039】
次に、図4(b)に示すように、例えば、下部電極20の表面を被覆するように誘電体を直接堆積して誘電体膜21を形成する。
【0040】
誘電体膜21の成膜方法として、例えば、樹脂基板がダメージを受ける温度より低い温度で成膜する、低温成膜により形成することが好ましい。ここで、樹脂基板の耐熱温度は例えば150℃であり、低温成膜の温度としては100〜130℃程度とする。
低温成膜を実現する方法として、例えば、酸化源として酸素あるいはオゾンなど、また窒化源として窒素あるいはアンモニアなどを用い、プラズマ反応により酸化または窒化を行なうプラズマALD法を用いることができる。また酸化膜の場合、シリコンや金属を含む有機材料と、低温でもH2Oとの反応が進行する加水分解を利用した熱ALD法を用いることができる。
あるいは、ECR(Electron Cyclotron Resonance)などの高密度プラズマ源を用いた低温でのプラズマCVD(Chemical Vapor Deposition)法や、あるいは加水分解を利用した低温での熱CVD法を用いて誘電体膜の形成を行なってもよい。
【0041】
例えば、ステップカバレッジが良好なALD法を用いることが好ましい。誘電体膜21を構成する誘電体材料としては、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いることができる。
【0042】
次に、図5(a)に示すように、静電容量素子の領域を開口するようにしてドライフィルム22をパターン形成する。
次に、パラジウム触媒などを用いた無電解メッキ法などにより、誘電体膜21の表面を被覆するように導電体を直接堆積して上部電極23を形成する。
【0043】
下部電極20及び上部電極23の成膜は、無電解メッキ法の他、ステップカバレッジが良好なALD法を用いることが好ましい。
例えば、ALD法により、上記の下部電極20、誘電体膜21及び上部電極23を連続的に成膜することができる。
また導電材料としては、Ru、Mo、Ptなどの金属材料、または誘電体膜21の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化材料を用いる。これは、誘電体膜中の酸素が第1導電層11あるいは第3導電層14などに拡散することを防止するのに有効である。
上記のALD法により、下部電極20、誘電体膜21及び上部電極23を連続的に成膜することができる。
【0044】
次に、図5(b)に示すように、例えば、上記のドライフィルム22を除去することで、リフトオフにより上部電極23をパターン加工する。
次に、上部電極23の上層に所望の領域を開口するようにしてドライフィルム24をパターン形成する。ここでは、誘電体膜21の形成領域を保護するようにして形成する。
次に、ドライフィルム24をマスクとしてウェットエッチングあるいはドライエッチングなどのエッチング処理を行い、誘電体膜21をパターン加工する。
【0045】
次に、図6(a)に示すように、例えば、上記のドライフィルム24を除去し、上部電極23及び誘電体膜21の上層に所望の領域を開口するようにしてドライフィルム25をパターン形成する。ここでは、下部電極20の形成領域を保護するようにして形成する。
次に、ドライフィルム25をマスクとしてドライエッチングなどのエッチング処理を行い、下部電極20及び第1導電層11をパターン加工する。
上記の工程において、図面外の領域で第1導電層11及び下部電極20となる導電層を所望のパターンに加工して内部配線としてもよい。
【0046】
次に、ドライフィルム25を除去し、図6(b)に示すように、例えば、静電容量素子の領域を被覆してコア基板CSの両面に全面に第4樹脂層30を形成し、その上層に第5導電層31を形成する。例えば第5導電層31が形成された第4樹脂層30をコア基板CSの両面にプレス加工により貼り合わせることなどにより形成することができる。
上記のプレス加工により、第4樹脂層30がスルーホールTH内における上部電極23の内側の領域にまで埋め込まれて形成される。
【0047】
次に、例えば、第5導電層31及び第4樹脂層30に対して上部電極23に達する開口部CT1を形成する。例えば、上部電極23に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第5導電層31をパターンエッチングして開口し、次に、例えばレーザー加工などで第4樹脂層30を開口して形成する。
また、上記と同様に、第5導電層31及び第4樹脂層30に対して下部電極20に達する開口部CT2を形成する。例えば、下部電極に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第5導電層31をパターンエッチングして開口し、次に、例えばレーザー加工などで第4樹脂層30を開口して形成する。
【0048】
次に、例えば、パラジウム触媒などを用いた無電解メッキ法などにより開口部CT1内を埋め込んで導電層を形成し、上部電極23に接続する取り出し電極33を形成する。
また、上記と同時に、例えば、開口部CT2内を埋め込んで導電層を形成し、下部電極20に接続する取り出し電極34を形成する。
【0049】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【0050】
本実施形態の実装基板の製造方法において、樹脂基板を構成する樹脂層の層数に制限はない。樹脂層を多層積層してもドリルなどで容易に貫通開口することが可能であり、多層になるほどさらに大きい容量値が得られる。
【0051】
<第2実施形態>
[静電容量素子の形成方法]
本実施形態の係る実装基板の静電容量素子は、実質的に第1実施形態と同様である。
本実施形態の係る実装基板の製造方法は、第1実施形態の図4(a)に示す工程までは第1実施形態と同様に行う。
次に、図7(a)に示すように、静電容量素子の領域を開口するようにしてドライフィルム26をパターン形成する。
次に、ステップカバレッジが良好なALD法により、下部電極20及びドライフィルム26の表面を被覆するように誘電体を直接堆積して誘電体膜21を形成する。
【0052】
次に、図7(b)に示すように、例えば、上記のドライフィルム26を除去することで、リフトオフにより誘電体膜21をパターン加工する。
【0053】
次に、図8(a)に示すように、静電容量素子の領域を開口するようにしてドライフィルム27をパターン形成する。
次に、パラジウム触媒を用いた無電解メッキ法あるいはステップカバレッジが良好なALD法を用いて誘電体膜21及びドライフィルム27の表面を被覆するように導電体を直接堆積して上部電極23を形成する。
【0054】
次に、図8(b)に示すように、例えば、上記のドライフィルム27を除去することで、リフトオフにより上部電極23をパターン加工する。
以降の工程は第1実施形態と同様に行うことができる。
このような製造方法を取ることで、誘電体膜21を加工する際のオーバーエッチングによる下地である下部電極へのダメージや膜厚減りを回避することが可能となる。
【0055】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールTHの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積で大容量の素子とすることが可能となる。
【0056】
<第3実施形態>
[静電容量素子の構成及び形成方法]
第1実施形態及び第2実施形態の実装基板の製造方法においては、誘電体膜21のパターン加工のために誘電体膜21のエッチング加工またはリフトオフによるパターン加工を行っているが、必ずしもこの工程は必要でない。
図9は本実施形態に係る実装基板の静電容量素子の部分を拡大した模式断面図である。
【0057】
誘電体膜21を下部電極20上に全面に形成した後、誘電体膜21のみをパターン加工することなく、下部電極20のパターン加工用のドライフィルムなどを用いて、下部電極20のパターン加工と同時に誘電体膜21のパターン加工を行う。これは、上記のドライフィルムをマスクとして、エッチングなどの条件を変更することで、誘電体膜21と下部電極20を連続的にパターン加工することができる。
その後、下部電極20に対する開口部CT2を形成するときに、この誘電体膜21を除去することで、開口部CT2を形成することが可能である。
上記の製造方法によれば、誘電体膜を加工するパターニング加工工程を省略して工程数を減らすことができ、コスト低減を実現する。
【0058】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールTHの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【0059】
<第4実施形態>
本実施形態では、スルーホールTH内の下部電極の全部または一部をALD法で形成する。このことにより、下部電極表面の細かい凹凸が緩和され、容量素子の信頼性が向上する。
あるいは、上部電極の全部または一部をALD法で形成する。このことにより、カバレッジに優れた電極を形成することが可能となる。
このALD法で形成する電極材料としては、TiNなどが有るが、さらには誘電体膜21に含まれる金属元素を窒化した導電窒化物で形成することが望ましい。
もちろん、下部電極20と上部電極23の全部または一部をALD法で形成することも可能である。誘電体膜21と連続で形成することで、清浄な界面が得られ、トラップなどに起因するリーク電流の発生を抑制し、高信頼性を得ることが出来る。
上記を除いて、第1〜第3実施形態の実装基板の製造方法と同様に形成することができる。
【0060】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールTHの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【0061】
本発明は上記の説明に限定されない。
例えば、上記実施形態では、3層の樹脂層及び4層の導電層を積層した後に、静電容量素子となるスルーホールTHを形成し、静電容量素子を形成したが、本発明が提案する容量素子構造は、これに限定するものではない。例えば、4層以上の樹脂層と6層以上の導電層などを積層した後に、スルーホールTHを形成し、静電容量素子することも可能である。また、1層または2層の樹脂層と2層の導電層を積層した後にスルーホールTHを形成し、静電容量素子とすることも可能である。
スルーホールTHは円筒状に限定するものでもなく、方形、3角形などの形状でも効果が得られる。上面から見て単位面積当たりにしめる壁面の面積が大きいほど好ましい。
さらに、上記実施形態では、一つの容量素子に一つのスルーホールTHを用いていたが、複数のスルーホールTHに接続するように上部電極及び下部電極を形成し、一つの静電容量素子とすることで、より大きい容量値を効率よく形成することが可能となる。
また、本発明は、上記の実装基板に対して半導体チップあるいは各種電子部品などを搭載した電子機器に適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【0062】
1…樹脂基板、2…内部配線、3…配線間コンタクト、4…表面配線、5…半導体チップ、6…静電容量素子、10…第1樹脂層、11…第1導電層、12…第2導電層、13…第2樹脂層、14…第3導電層、15…第4導電層、16…第3樹脂層、20…下部電極、21…誘電体膜、22,24,25,26,27…ドライフィルム、23…上部電極、30…第4樹脂層、31…第5導電層、32…第6導電層、33,34…取り出し電極、CT1,CT2…開口部、TH…スルーホール
【技術分野】
【0001】
本発明は実装基板及びその製造方法並びに電子機器に関し、特に、静電容量素子を内蔵する実装基板及びその製造方法並びに電子機器に関する。
【背景技術】
【0002】
半導体集積回路装置内に形成される容量素子は、高周波化、高速化と同時に、携帯機器等では小型化、高集積化が求められている。また実装基板(プリント配線板)などでは、半導体集積回路装置とは別に、静電容量素子(コンデンサ)として機能する単体部品が併用されている。このような単体部品の静電容量素子の容量値は、半導体の集積回路装置内に形成される容量素子の容量値よりも非常に大きいため、単体部品の静電容量素子を半導体集積回路装置内の容量素子に置き換えることは、実質不可能である。
そこで、近年では容量素子を実装基板内に取り込む技術の開発が進められている。
【0003】
例えば、従来は単体部品の静電容量素子を実装基板の表面に実装していたが、特許文献1に記載されているように、実装基板内に単体部品の静電容量素子を埋め込む方法が提案されている。
【0004】
しかしながら、このような単体部品の静電容量素子の埋め込みは実装基板の厚みを制限してしまう問題がある。そこで次世代の容量素子とし、実装基板上に直接形成する技術が注目されてきている。
【0005】
容量素子を有する実装基板の従来の容量素子構造には、例えば特許文献2に記載されているような、平行に配置された平板型の2枚の電極とこの間に誘電体膜を配する構造が知られている。
また従来、誘電体膜として誘電体シート等が使用されているが、このシートの厚さは数μmにもなり、大容量を確保することが困難であった。
これに対し、近年では誘電体膜の形成方法としてスパッタリングなどの薄膜形成技術を適応することが注目されている。
【0006】
容量素子の容量値は一般に下記式(1)のように表すことができる。Cは容量値、ε0は真空中の誘電率、εは使用する誘電体膜の比誘電率、Sは電極面積、Tは誘電体膜の膜厚である。
【0007】
[数1]
C=ε0・ε・S/T …(1)
【0008】
この式からも明らかなように、実装基板上に形成される従来の前記平行平板型電極を持つ容量素子において、その容量値は電極面積に比例する。よって大容量素子を形成するためには、大きな占有面積が必要となる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2003−152303号公報
【特許文献2】特開2008−78547号公報
【特許文献3】特開2008−34694号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
解決しようとする問題点は、実装基板に内蔵された従来の容量素子構造では、実装基板の大きさを制限し小型化することは困難であることである。
【課題を解決するための手段】
【0011】
本発明の実装基板は、貫通開口部が形成された樹脂基板と、前記樹脂基板の前記貫通開口部の内壁を被覆するように形成された下部電極と、前記下部電極の上層に形成された誘電体膜と、前記誘電体膜の上層に形成された上部電極と、前記樹脂基板上に形成された配線とを有する。
【0012】
上記の本発明の実装基板は、樹脂基板に貫通開口部が形成されており、樹脂基板の貫通開口部の内壁を被覆するように下部電極が形成されており、下部電極の上層に誘電体膜が形成されており、誘電体膜の上層に上部電極が形成されており、樹脂基板上に配線が形成されている。
【0013】
本発明の実装基板の製造方法は、樹脂基板に貫通開口部を形成する工程と、前記樹脂基板の前記貫通開口部の内壁を被覆するように下部電極を形成する工程と、前記下部電極の上層に誘電体膜を形成する工程と、前記誘電体膜の上層に上部電極を形成する工程と、前記樹脂基板上に配線を形成する工程とを有する。
【0014】
上記の本発明の実装基板の製造方法は、樹脂基板に貫通開口部を形成し、樹脂基板の貫通開口部の内壁を被覆するように下部電極を形成し、下部電極の上層に誘電体膜を形成し、誘電体膜の上層に上部電極を形成し、樹脂基板上に配線を形成する。
【発明の効果】
【0015】
本発明の実装基板によれば、実装基板(プリント配線板)内に容量素子を有しており、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【0016】
本発明の実装基板の製造方法によれば、実装基板(プリント配線板)内に容量素子を形成することができる。これにより、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【図面の簡単な説明】
【0017】
【図1】図1(a)は本発明の第1実施形態に係る実装基板の模式断面図であり、図1(b)は静電容量素子の部分の平面図であり、図1(c)は静電容量素子の部分を拡大した模式断面図である。
【図2】図2(a)〜(c)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図3】図3(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図4】図4(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図5】図5(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図6】図6(a)及び(b)は本発明の第1実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図7】図7(a)及び(b)は本発明の第2実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図8】図8(a)及び(b)は本発明の第2実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図9】図9は本発明の第3実施形態に係る実装基板の静電容量素子の部分を拡大した模式断面図である。
【発明を実施するための形態】
【0018】
以下に、本発明に係る実装基板及びその製造方法の実施の形態について、図面を参照して説明する。
【0019】
尚、説明は以下の順序で行う。
1.第1実施形態(全体構成)
2.第2実施形態(リフトオフによる製造方法)
3.第3実施形態(上部電極から下部電極まで一括で加工する方法)
4.第4実施形態(上部電極から下部電極までALD法で形成する方法)
【0020】
<第1実施形態>
[実装基板全体の構成]
図1(a)は本実施形態に係る実装基板の模式断面図である。
樹脂基板1は、例えば複数の樹脂層が積層して構成されており、内部に内部配線2及び配線間コンタクト3などが埋め込まれており、表面に表面配線4が形成されており、実装基板が構成されている。
本実施形態の実装基板は、例えば、図1(a)に示すように、半導体チップ5がバンプを介したフリップチップで実装されて用いられる。あるいは、その他の電子素子が実装されることができる。また、フリップチップ以外の方法で実装されることもできる。
ここで、本実施形態に係る実装基板には、静電容量素子6が形成されている。
【0021】
[静電容量素子の構成]
図1(b)は、本実施形態に係る実装基板に形成された静電容量素子6の部分を拡大した平面図であり、図1(c)は模式断面図である。
例えば、第1樹脂層10の一方の面上に第1導電層11がパターン形成されており、他方の面上に第2導電層12がパターン形成されている。
また、第2樹脂層13の一方の面上に第3導電層14がパターン形成されており、他方の面上に第4導電層15がパターン形成されている。
上記の構成の第1樹脂層10と第2樹脂層13が、それぞれ第2導電層12及び第4導電層15側から第3樹脂層16を介して積層され、コアとなる樹脂基板(以下コア基板CSと称する)が形成されている。
例えば、第1樹脂層10、第2樹脂層13及び第3樹脂層16はそれぞれプリプレグなどからなる。また、第1導電層11、第2導電層12、第3導電層14及び第4導電層15は銅箔などの導電体がパターン加工されて形成されたものである。
【0022】
上記の構成のコア基板CSに、これを貫通するスルーホール(貫通開口部)THが形成されている。
例えば、スルーホールTHの内壁及び近傍の領域を被覆するように下部電極20が形成されており、下部電極20の上層に誘電体膜21が形成されており、誘電体膜21の上層に上部電極23が形成されている。即ち、スルーホールTH内においては、下部電極20、誘電体膜21及び上部電極23が円筒状に積層された形状となっている。
【0023】
スルーホールTHの外部であるスルーホールTHの近傍の領域においては、下部電極20、誘電体膜21及び上部電極23は下記の構成となっている。
図1(b)及び図1(c)に示すように、例えば、下部電極20が上部電極23より広く形成されている。即ち、下部電極20の形成領域が上部電極23の形成領域からはみ出した構成である。
また、例えば、誘電体膜21は、下部電極20より狭く、上部電極23より広く形成されている。即ち、誘電体膜21の形成領域は上部電極23の形成領域からはみ出しており、下部電極20の形成領域は誘電体膜21の形成領域からはみ出した構成である。
【0024】
上記の下部電極20は、スルーホールTHの内壁及び近傍の領域を被覆するように導電体が直接堆積されて形成された膜である。
上記の誘電体膜21は、下部電極20の表面を被覆するように誘電体が直接堆積されて形成された膜である。
上記の上部電極23は、誘電体膜21の表面を被覆するように導電体が直接堆積されて形成された膜である。
上記の構成により、下部電極20、誘電体膜21及び上部電極23が積層されてなる静電容量素子が構成されている。
下部電極20は第1導電層11及び第3導電層14に接続して形成されており、下部電極20、第1導電層11及び第3導電層14から下部電極が構成されているということもできる。これにより、下部電極20の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子とすることができる。
【0025】
誘電体膜21は、例えば、原子層堆積(ALD:Atomic Layer Deposition)法により形成された膜である。誘電体膜21は、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いる。
【0026】
下部電極20及び上部電極23は、例えば、それぞれ原子層堆積法により形成された膜である。下部電極20及び上部電極23は、例えば、それぞれRu、Mo、Ptなどの金属材料、あるいは誘電体膜21の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化物が用いられる。導電性窒化物の場合、誘電体膜中の酸素が第1導電層11あるいは第3導電層14などに拡散することを防止することが可能となる。
【0027】
また、例えば、スルーホールHT内における上部電極23の内側の領域及びコア基板CSの上面及び下面に第4樹脂層30が形成されている。即ち、第1樹脂層10、第2樹脂層13及び第3樹脂層16が積層してなるコア基板CSの両面に第4樹脂層30が積層されて、図1(a)に示す樹脂基板1に相当し、樹脂層が積層してなる樹脂基板RSが構成されている。
【0028】
また、第4樹脂層30の一方の面上に第5導電層31及び第6導電層32が積層してパターン形成されており、図1(a)に示す表面配線4に相当する樹脂基板RSの表面の配線となる。また、第4樹脂層30の他方の面上には第5導電層31がパターン形成されており、図1(a)に示す表面配線4に相当する樹脂基板RSの表面の配線となる。
一方、第1導電層11、第2導電層12、第3導電層14及び第4導電層15は、図1(a)に示す内部配線2に相当する樹脂基板RSの内部の配線を構成する。
【0029】
また、例えば、第5導電層31及び第4樹脂層30に対して上部電極23に達する開口部CT1が形成されており、上部電極23に接続する取り出し電極33が形成されている。
さらに、例えば、第5導電層31及び第4樹脂層30に対して下部電極20に達する開口部CT2が形成されており、下部電極20に接続する取り出し電極34が形成されている。
【0030】
上記のように、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向して、本実施形態に係る実装基板の静電容量素子が構成されている。
【0031】
本実施形態の実装基板に形成された静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積で大容量の素子とすることが可能となる。
【0032】
[静電容量素子の形成方法]
図2〜6は、本実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
まず、図2(a)に示すように、例えば、プリプレグからなる第1樹脂層10の両面上に第1導電層11及び第2導電層12を形成する。また、第1導電層11及び第2導電層12は、第1樹脂層10に貼り合わされた銅箔などの導電体である。
【0033】
次に、図2(b)に示すように、例えば、第1導電層11及び第2導電層12の上層に所望の領域を開口したドライフィルムなどをパターン形成して第1導電層11及び第2導電層12をパターンエッチングする。図面上は第2導電層12のみがエッチングされていることを示しているが、第1導電層11は図面外の領域で所望のパターンに加工されていてもよい。
【0034】
次に、図2(c)に示すように、上記と同様にして、プリプレグからなる第2樹脂層13の両面上に第3導電層14及び第4導電層15をパターン形成する。
さらに、プリプレグからなる貼り合わせ用の第3樹脂層16を準備する。
【0035】
次に、図3(a)に示すように、上記の構成の第1樹脂層10と第2樹脂層13を、それぞれ第2導電層12及び第4導電層15側から第3樹脂層16を介して積層して、プレス加工することによって、コア基板CSを形成する。
【0036】
次に、図3(b)に示すように、例えば、ドリルを用いてコア基板CSにスルーホールTHを形成する。
【0037】
次に、図4(a)に示すように、例えば、パラジウム触媒などを用いた無電解メッキ法などによりスルーホールTHの側壁を含む全表面に導電体を直接堆積して、下部電極20となる導電層を形成する。この工程は、既存の貫通ビア配線を形成する工程と兼用することが可能である。
【0038】
下部電極20は第1導電層11及び第3導電層14に接続して形成しており、下部電極20、第1導電層11及び第3導電層14から下部電極が構成されているということもできる。これにより、下部電極20の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子を形成することができる。
【0039】
次に、図4(b)に示すように、例えば、下部電極20の表面を被覆するように誘電体を直接堆積して誘電体膜21を形成する。
【0040】
誘電体膜21の成膜方法として、例えば、樹脂基板がダメージを受ける温度より低い温度で成膜する、低温成膜により形成することが好ましい。ここで、樹脂基板の耐熱温度は例えば150℃であり、低温成膜の温度としては100〜130℃程度とする。
低温成膜を実現する方法として、例えば、酸化源として酸素あるいはオゾンなど、また窒化源として窒素あるいはアンモニアなどを用い、プラズマ反応により酸化または窒化を行なうプラズマALD法を用いることができる。また酸化膜の場合、シリコンや金属を含む有機材料と、低温でもH2Oとの反応が進行する加水分解を利用した熱ALD法を用いることができる。
あるいは、ECR(Electron Cyclotron Resonance)などの高密度プラズマ源を用いた低温でのプラズマCVD(Chemical Vapor Deposition)法や、あるいは加水分解を利用した低温での熱CVD法を用いて誘電体膜の形成を行なってもよい。
【0041】
例えば、ステップカバレッジが良好なALD法を用いることが好ましい。誘電体膜21を構成する誘電体材料としては、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いることができる。
【0042】
次に、図5(a)に示すように、静電容量素子の領域を開口するようにしてドライフィルム22をパターン形成する。
次に、パラジウム触媒などを用いた無電解メッキ法などにより、誘電体膜21の表面を被覆するように導電体を直接堆積して上部電極23を形成する。
【0043】
下部電極20及び上部電極23の成膜は、無電解メッキ法の他、ステップカバレッジが良好なALD法を用いることが好ましい。
例えば、ALD法により、上記の下部電極20、誘電体膜21及び上部電極23を連続的に成膜することができる。
また導電材料としては、Ru、Mo、Ptなどの金属材料、または誘電体膜21の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化材料を用いる。これは、誘電体膜中の酸素が第1導電層11あるいは第3導電層14などに拡散することを防止するのに有効である。
上記のALD法により、下部電極20、誘電体膜21及び上部電極23を連続的に成膜することができる。
【0044】
次に、図5(b)に示すように、例えば、上記のドライフィルム22を除去することで、リフトオフにより上部電極23をパターン加工する。
次に、上部電極23の上層に所望の領域を開口するようにしてドライフィルム24をパターン形成する。ここでは、誘電体膜21の形成領域を保護するようにして形成する。
次に、ドライフィルム24をマスクとしてウェットエッチングあるいはドライエッチングなどのエッチング処理を行い、誘電体膜21をパターン加工する。
【0045】
次に、図6(a)に示すように、例えば、上記のドライフィルム24を除去し、上部電極23及び誘電体膜21の上層に所望の領域を開口するようにしてドライフィルム25をパターン形成する。ここでは、下部電極20の形成領域を保護するようにして形成する。
次に、ドライフィルム25をマスクとしてドライエッチングなどのエッチング処理を行い、下部電極20及び第1導電層11をパターン加工する。
上記の工程において、図面外の領域で第1導電層11及び下部電極20となる導電層を所望のパターンに加工して内部配線としてもよい。
【0046】
次に、ドライフィルム25を除去し、図6(b)に示すように、例えば、静電容量素子の領域を被覆してコア基板CSの両面に全面に第4樹脂層30を形成し、その上層に第5導電層31を形成する。例えば第5導電層31が形成された第4樹脂層30をコア基板CSの両面にプレス加工により貼り合わせることなどにより形成することができる。
上記のプレス加工により、第4樹脂層30がスルーホールTH内における上部電極23の内側の領域にまで埋め込まれて形成される。
【0047】
次に、例えば、第5導電層31及び第4樹脂層30に対して上部電極23に達する開口部CT1を形成する。例えば、上部電極23に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第5導電層31をパターンエッチングして開口し、次に、例えばレーザー加工などで第4樹脂層30を開口して形成する。
また、上記と同様に、第5導電層31及び第4樹脂層30に対して下部電極20に達する開口部CT2を形成する。例えば、下部電極に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第5導電層31をパターンエッチングして開口し、次に、例えばレーザー加工などで第4樹脂層30を開口して形成する。
【0048】
次に、例えば、パラジウム触媒などを用いた無電解メッキ法などにより開口部CT1内を埋め込んで導電層を形成し、上部電極23に接続する取り出し電極33を形成する。
また、上記と同時に、例えば、開口部CT2内を埋め込んで導電層を形成し、下部電極20に接続する取り出し電極34を形成する。
【0049】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【0050】
本実施形態の実装基板の製造方法において、樹脂基板を構成する樹脂層の層数に制限はない。樹脂層を多層積層してもドリルなどで容易に貫通開口することが可能であり、多層になるほどさらに大きい容量値が得られる。
【0051】
<第2実施形態>
[静電容量素子の形成方法]
本実施形態の係る実装基板の静電容量素子は、実質的に第1実施形態と同様である。
本実施形態の係る実装基板の製造方法は、第1実施形態の図4(a)に示す工程までは第1実施形態と同様に行う。
次に、図7(a)に示すように、静電容量素子の領域を開口するようにしてドライフィルム26をパターン形成する。
次に、ステップカバレッジが良好なALD法により、下部電極20及びドライフィルム26の表面を被覆するように誘電体を直接堆積して誘電体膜21を形成する。
【0052】
次に、図7(b)に示すように、例えば、上記のドライフィルム26を除去することで、リフトオフにより誘電体膜21をパターン加工する。
【0053】
次に、図8(a)に示すように、静電容量素子の領域を開口するようにしてドライフィルム27をパターン形成する。
次に、パラジウム触媒を用いた無電解メッキ法あるいはステップカバレッジが良好なALD法を用いて誘電体膜21及びドライフィルム27の表面を被覆するように導電体を直接堆積して上部電極23を形成する。
【0054】
次に、図8(b)に示すように、例えば、上記のドライフィルム27を除去することで、リフトオフにより上部電極23をパターン加工する。
以降の工程は第1実施形態と同様に行うことができる。
このような製造方法を取ることで、誘電体膜21を加工する際のオーバーエッチングによる下地である下部電極へのダメージや膜厚減りを回避することが可能となる。
【0055】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールTHの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積で大容量の素子とすることが可能となる。
【0056】
<第3実施形態>
[静電容量素子の構成及び形成方法]
第1実施形態及び第2実施形態の実装基板の製造方法においては、誘電体膜21のパターン加工のために誘電体膜21のエッチング加工またはリフトオフによるパターン加工を行っているが、必ずしもこの工程は必要でない。
図9は本実施形態に係る実装基板の静電容量素子の部分を拡大した模式断面図である。
【0057】
誘電体膜21を下部電極20上に全面に形成した後、誘電体膜21のみをパターン加工することなく、下部電極20のパターン加工用のドライフィルムなどを用いて、下部電極20のパターン加工と同時に誘電体膜21のパターン加工を行う。これは、上記のドライフィルムをマスクとして、エッチングなどの条件を変更することで、誘電体膜21と下部電極20を連続的にパターン加工することができる。
その後、下部電極20に対する開口部CT2を形成するときに、この誘電体膜21を除去することで、開口部CT2を形成することが可能である。
上記の製造方法によれば、誘電体膜を加工するパターニング加工工程を省略して工程数を減らすことができ、コスト低減を実現する。
【0058】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールTHの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【0059】
<第4実施形態>
本実施形態では、スルーホールTH内の下部電極の全部または一部をALD法で形成する。このことにより、下部電極表面の細かい凹凸が緩和され、容量素子の信頼性が向上する。
あるいは、上部電極の全部または一部をALD法で形成する。このことにより、カバレッジに優れた電極を形成することが可能となる。
このALD法で形成する電極材料としては、TiNなどが有るが、さらには誘電体膜21に含まれる金属元素を窒化した導電窒化物で形成することが望ましい。
もちろん、下部電極20と上部電極23の全部または一部をALD法で形成することも可能である。誘電体膜21と連続で形成することで、清浄な界面が得られ、トラップなどに起因するリーク電流の発生を抑制し、高信頼性を得ることが出来る。
上記を除いて、第1〜第3実施形態の実装基板の製造方法と同様に形成することができる。
【0060】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールTHの内壁表面における部分と、スルーホールTHの外部の第4樹脂層30の上層において、誘電体膜21を介して下部電極20と上部電極23が対向する面積に依存する。
スルーホールTHの内壁表面においては、下部電極20と上部電極23が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【0061】
本発明は上記の説明に限定されない。
例えば、上記実施形態では、3層の樹脂層及び4層の導電層を積層した後に、静電容量素子となるスルーホールTHを形成し、静電容量素子を形成したが、本発明が提案する容量素子構造は、これに限定するものではない。例えば、4層以上の樹脂層と6層以上の導電層などを積層した後に、スルーホールTHを形成し、静電容量素子することも可能である。また、1層または2層の樹脂層と2層の導電層を積層した後にスルーホールTHを形成し、静電容量素子とすることも可能である。
スルーホールTHは円筒状に限定するものでもなく、方形、3角形などの形状でも効果が得られる。上面から見て単位面積当たりにしめる壁面の面積が大きいほど好ましい。
さらに、上記実施形態では、一つの容量素子に一つのスルーホールTHを用いていたが、複数のスルーホールTHに接続するように上部電極及び下部電極を形成し、一つの静電容量素子とすることで、より大きい容量値を効率よく形成することが可能となる。
また、本発明は、上記の実装基板に対して半導体チップあるいは各種電子部品などを搭載した電子機器に適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【0062】
1…樹脂基板、2…内部配線、3…配線間コンタクト、4…表面配線、5…半導体チップ、6…静電容量素子、10…第1樹脂層、11…第1導電層、12…第2導電層、13…第2樹脂層、14…第3導電層、15…第4導電層、16…第3樹脂層、20…下部電極、21…誘電体膜、22,24,25,26,27…ドライフィルム、23…上部電極、30…第4樹脂層、31…第5導電層、32…第6導電層、33,34…取り出し電極、CT1,CT2…開口部、TH…スルーホール
【特許請求の範囲】
【請求項1】
貫通開口部が形成された樹脂基板と、
前記樹脂基板の少なくとも前記貫通開口部の内壁を被覆するように形成された下部電極と、
前記下部電極の上層に形成された誘電体膜と、
前記誘電体膜の上層に形成された上部電極と、
前記樹脂基板上に形成された配線と
を有する実装基板。
【請求項2】
前記貫通開口部内における前記上部電極の内側の領域及び前記樹脂基板の上面及び下面に樹脂層が形成されており、
前記配線が前記樹脂層上に形成されている
請求項1に記載の実装基板。
【請求項3】
前記樹脂層に前記下部電極に達する開口部及び前記上部電極に達する開口部がそれぞれ形成されており、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極がそれぞれ形成されている
請求項2に記載の実装基板。
【請求項4】
前記誘電体膜が前記下部電極の上層に直接堆積されて形成された膜である
請求項1に記載の実装基板。
【請求項5】
前記誘電体膜が原子層堆積により形成された膜である
請求項4に記載の実装基板。
【請求項6】
前記下部電極が前記樹脂基板の前記貫通開口部の内壁及び近傍部を被覆するように直接堆積されて形成された膜であり、
前記上部電極が前記誘電体膜の上層に直接堆積されて形成された膜である
請求項4に記載の実装基板。
【請求項7】
前記下部電極及び前記上部電極がそれぞれ原子層堆積により形成された膜である
請求項6に記載の実装基板。
【請求項8】
樹脂基板に貫通開口部を形成する工程と、
前記樹脂基板の少なくとも前記貫通開口部の内壁を被覆するように下部電極を形成する工程と、
前記下部電極の上層に誘電体膜を形成する工程と、
前記誘電体膜の上層に上部電極を形成する工程と、
前記樹脂基板上に配線を形成する工程と
を有する実装基板の製造方法。
【請求項9】
前記貫通開口部内における前記上部電極の内側の領域及び前記樹脂基板の上面及び下面に樹脂層を形成する工程をさらに有し、
前記配線を形成する工程において、前記樹脂層上に配線を形成する
請求項8に記載の実装基板の製造方法。
【請求項10】
前記樹脂層を形成する工程の後に、
前記樹脂層に前記下部電極に達する開口部及び前記上部電極に達する開口部をそれぞれ形成する工程と、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極を形成する工程と
をさらに有する請求項9に記載の実装基板の製造方法。
【請求項11】
前記誘電体膜を形成する工程において前記誘電体膜を前記下部電極の上層に直接堆積して形成する
請求項8に記載の実装基板の製造方法。
【請求項12】
前記誘電体膜を形成する工程において原子層堆積により形成する
請求項11に記載の実装基板の製造方法。
【請求項13】
前記下部電極を形成する工程において前記樹脂基板の前記貫通開口部の内壁及び近傍部を被覆するように導電体を直接堆積して形成し、
前記上部電極を形成する工程において前記誘電体膜の上層に導電体を直接堆積して形成する
請求項11に記載の実装基板の製造方法。
【請求項14】
前記下部電極を形成する工程及び前記上部電極を形成する工程において原子層堆積により形成する
請求項13に記載の実装基板の製造方法。
【請求項15】
請求項1から14記載の実装基板を搭載した電子機器。
【請求項1】
貫通開口部が形成された樹脂基板と、
前記樹脂基板の少なくとも前記貫通開口部の内壁を被覆するように形成された下部電極と、
前記下部電極の上層に形成された誘電体膜と、
前記誘電体膜の上層に形成された上部電極と、
前記樹脂基板上に形成された配線と
を有する実装基板。
【請求項2】
前記貫通開口部内における前記上部電極の内側の領域及び前記樹脂基板の上面及び下面に樹脂層が形成されており、
前記配線が前記樹脂層上に形成されている
請求項1に記載の実装基板。
【請求項3】
前記樹脂層に前記下部電極に達する開口部及び前記上部電極に達する開口部がそれぞれ形成されており、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極がそれぞれ形成されている
請求項2に記載の実装基板。
【請求項4】
前記誘電体膜が前記下部電極の上層に直接堆積されて形成された膜である
請求項1に記載の実装基板。
【請求項5】
前記誘電体膜が原子層堆積により形成された膜である
請求項4に記載の実装基板。
【請求項6】
前記下部電極が前記樹脂基板の前記貫通開口部の内壁及び近傍部を被覆するように直接堆積されて形成された膜であり、
前記上部電極が前記誘電体膜の上層に直接堆積されて形成された膜である
請求項4に記載の実装基板。
【請求項7】
前記下部電極及び前記上部電極がそれぞれ原子層堆積により形成された膜である
請求項6に記載の実装基板。
【請求項8】
樹脂基板に貫通開口部を形成する工程と、
前記樹脂基板の少なくとも前記貫通開口部の内壁を被覆するように下部電極を形成する工程と、
前記下部電極の上層に誘電体膜を形成する工程と、
前記誘電体膜の上層に上部電極を形成する工程と、
前記樹脂基板上に配線を形成する工程と
を有する実装基板の製造方法。
【請求項9】
前記貫通開口部内における前記上部電極の内側の領域及び前記樹脂基板の上面及び下面に樹脂層を形成する工程をさらに有し、
前記配線を形成する工程において、前記樹脂層上に配線を形成する
請求項8に記載の実装基板の製造方法。
【請求項10】
前記樹脂層を形成する工程の後に、
前記樹脂層に前記下部電極に達する開口部及び前記上部電極に達する開口部をそれぞれ形成する工程と、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極を形成する工程と
をさらに有する請求項9に記載の実装基板の製造方法。
【請求項11】
前記誘電体膜を形成する工程において前記誘電体膜を前記下部電極の上層に直接堆積して形成する
請求項8に記載の実装基板の製造方法。
【請求項12】
前記誘電体膜を形成する工程において原子層堆積により形成する
請求項11に記載の実装基板の製造方法。
【請求項13】
前記下部電極を形成する工程において前記樹脂基板の前記貫通開口部の内壁及び近傍部を被覆するように導電体を直接堆積して形成し、
前記上部電極を形成する工程において前記誘電体膜の上層に導電体を直接堆積して形成する
請求項11に記載の実装基板の製造方法。
【請求項14】
前記下部電極を形成する工程及び前記上部電極を形成する工程において原子層堆積により形成する
請求項13に記載の実装基板の製造方法。
【請求項15】
請求項1から14記載の実装基板を搭載した電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【公開番号】特開2011−66331(P2011−66331A)
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願番号】特願2009−217667(P2009−217667)
【出願日】平成21年9月18日(2009.9.18)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願日】平成21年9月18日(2009.9.18)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
[ Back to top ]