【課題】静電破壊保護回路の大きさを変えることなく、保持電圧を向上させることができ、保持電圧の制御を可能とする静電破壊保護回路を提供する。
【解決手段】ベース領域12の表面に、エミッタ領域6近傍からコレクタ端子側1へベース領域より不純物濃度が高いＰ型拡散領域２０を備える構造とすることで、保持電圧を増加させることができ、Ｐ型拡散領域の長さにより保持電圧の値を設定することができる。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】ＥＳＤ耐量の高い半導体装置を提供する。
【解決手段】半導体基板表面に設けられた半導体基板よりも不純物濃度が高いＰＷ層２４と、半導体基板表面にＰＷ層２４と接して設けられた半導体基板よりも不純物濃度が高いＮＷ層２３と、ＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｐ＋ベース層５と、ＮＷ層２３内の半導体基板表面に設けられたＮＷ層よりも不純物濃度が高いｎ＋コレクタ２層と、ｐ＋ベース層５とｎ＋コレクタ層２の間に位置しＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｎ＋エミッタ層６と、ｎ＋コレクタ層２とＰＷ層２４の間にｎ＋コレクタ層２と接して設けられたｎ＋コレクタ層２より不純物濃度が低くＮＷ層２３より不純物濃度が高いｎ±層１０を有する半導体装置とした。 （もっと読む）

【課題】従来の半導体装置では、寄生Ｔｒのオン電流が半導体層表面を流れることで、素子が熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、分離領域２とＮ型の埋込層７、９を利用し、保護素子１が形成される。保護素子１内のＰＮ接合領域１１は分離領域２のＰ型の埋込層２Ａ側に形成され、ＰＮ接合領域１１の接合耐圧は保護される素子内のＰＮ接合領域の接合耐圧よりも低い。この構造により、寄生Ｔｒ１のオン電流Ｉ１は保護素子１へと流れ込み、素子は保護される。また、寄生Ｔｒ１のオン電流Ｉ１が、エピタキシャル層４の深部側を流れることで、保護素子１の熱破壊が防止される。 （もっと読む）

【課題】 ＥＭＣ耐量を高めることのできる集積回路用保護装置を実現する。
【解決手段】 アイソレーション層４により区画された第１および第２の島状領域は、それぞれプレーナ型のバイポーラトランジスタ構造である。第１の島状領域においてベース層６およびエミッタ層７により形成される第１のツェナーダイオードＺＤ１が入出力端子ＳＧに順方向接続されている。また、第１の島状領域を形成するコレクタ層３は電気的に浮遊な状態になっているため、コレクタ層３およびアイソレーション層４が寄生ダイオードとして動作しない。このため、装置の降伏電位を高めることができ、入出力端子ＳＧから侵入した高周波ノイズの負電圧部分がクランプされ難くなるので、フィルタ回路を通過した高周波ノイズの直流成分にズレが発生し難い。 （もっと読む）

【課題】 静電破壊保護回路の動作開始電圧を下げるためトリガ素子を接続した場合であっても、静電破壊保護回路の静電破壊耐量を向上させることができる静電破壊保護回路を提供する。
【解決手段】 トリガ素子が接続される別のベース電極部拡散領域の周囲に、ベース領域より不純物濃度が低く、かつベース領域より深く形成されたＰ型拡散領域１１を備える構造とすることで、別のベース電極部拡散領域近傍で生じる高電界を緩和し、またコレクタの一部を構成する埋め込み領域近傍で、ベース電流供給に必要な高電界を生じさせることができ、静電破壊耐量を向上させている。 （もっと読む）

【課題】 静電気放電（ＥＳＤ）シリコン制御整流器（ＳＣＲ）構造体のための設計構造体及び方法を提供すること。
【解決手段】 設計構造体は、設計、製造、又は設計の試験のために機械可読媒体内で具現化される。設計構造体は、基板内に形成され第１及び第２のシリコン制御整流器（ＳＣＲ）を含む。さらに、第１及び第２のＳＣＲは各々、第１及び第２のＳＣＲ間で共有される少なくとも１つの構成要素を含む。 （もっと読む）

【課題】小型の過電圧保護素子を提供する。
【解決手段】サブコレクタ領域１３にオーミックコンタクトを有する電極３と、サブコレクタ領域１３上に形成され、第１導電性に対して反対の導電性である第２導電性を有するアノード領域４と、アノード領域４にオーミックコンタクトを有するアノード電極１８と、アノード領域４と分離されて形成され、前記第２導電性を有するベースメサ領域５と、ベースメサ領域５上に形成され、前記第１導電性を有するエミッタメサ領域７と、エミッタメサ領域７と分離されて形成され、前記第１導電性を有するエミッタメサ領域８と、エミッタメサ領域８にオーミックコンタクトを有するエミッタ電極１０と、エミッタメサ領域７にオーミックコンタクトを有するエミッタ電極９と、電極３とエミッタ電極１０とを接続する配線１６と、アノード電極１８とエミッタ電極とを接続する配線１７とを備え、配線１６と配線１７とを出力端子とする。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、第１ドレイン領域６、第２ドレイン領域８および抵抗性接続領域９を有する。第１および第２ドレイン領域６,８は、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。第１および第２ドレイン領域６,８も互いに離れており、その間が抵抗性接続領域９によって接続されている。抵抗性接続領域９は薄膜抵抗層によって代替できる。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】従来の半導体装置では、製造条件のばらつきにより、保護素子よりも先に被保護素子がオン動作し、過電圧から被保護素子が保護し難いという問題があった。
【解決手段】本発明の半導体装置では、保護素子１とＮＰＮトランジスタ１１との構成の一部を共用する。そして、保護素子１では、Ｎ型の拡散層１０とＰ型の拡散層６との離間距離Ｗ１が、Ｎ型の拡散層９とＰ型の拡散層６との離間距離Ｗ２よりも短くなる。この構造により、出力端子に過電圧が印加された際に、ＮＰＮトランジスタ１１よりも保護素子１の方が先にオン動作し、過電圧からＮＰＮトランジスタ１１が保護される。 （もっと読む）

【課題】特殊な工程や、保護抵抗の挿入なしに被保護回路を保護できる静電気保護素子を提供する。
【解決手段】Ｐ型の半導体基板１と、半導体基板１に形成された、Ｎ型の第１不純物層３を備える。第１不純物層３内には、ゲートとして動作するＰ型の第２不純物層５を備える。第２不純物層５には、カソードとして動作するＮ型の第３不純物層６を備える。また、第２不純物層５から一定距離離間した第１不純物層３内には、Ｎ型の第４不純物層４を備える。第４不純物層４内には、アノードとして動作するＰ型の第５不純物層８と、Ｎ型の第６不純物層９とを備える。そして、本静電気保護素子は、第４不純物層４の不純物濃度が第１不純物層３の不純物濃度よりも高く、かつ第４不純物層４の底部が第２不純物層５の底部より深くなっている。 （もっと読む）

【課題】外部からの高周波ノイズに対して誤動作しにくい半導体装置およびその製造方法を提供する。
【解決手段】ｎ型コレクタ層１１上に配置されたｐ型ベース層１２ｂと、ｐ型ベース層１２ｂ上に配置されたｎ型エミッタ層１３ｂと、ｐ型ベース層１２ｂ上にｐ型ベース層１２ｂを包囲するように配置されたｎ型ベースコンタクト層２１と、ｎ型コレクタ層１１上にｐ型ベース層１２ｂと離隔して配置されたｐ型アノード層１２ｃと、ｎ型エミッタ層１３ｂに接続されたエミッタ電極１６ｃと、ｐ型ベース層１２ｂおよびｎ型ベースコンタクト層２１に接続されたベース電極１６ａと、ｐ型アノード層１２ｃに接続され、かつエミッタ電極１６ｃと共通接続されたアノード電極１６ｂと、エミッタ電極１６ｃとベース電極１６ａ間に接続された第１抵抗Ｒ１と、ベース電極１６ａに接続された第２抵抗Ｒ２とを備える。 （もっと読む）

【課題】 従来、半導体層内に高濃度不純物領域を埋め込む構造において、耐圧確保のためにその周囲に低濃度不純物領域を配置していたが、所望の耐圧を確保するために長時間で高温の熱処理工程が必要であった。
【解決手段】 埋め込み高濃度不純物領域の周囲に低濃度半導体層が配置される構造を採用する。半導体層の厚みで耐圧を確保する低濃度不純物領域の幅を調整できるので、従来の不純物の拡散による低濃度不純物領域を省くことができる。高温長時間の熱処理工程が不要となり、製造工程にかかる時間を短縮できる。また低濃度半導体層に追加して不純物拡散による埋め込み低濃度不純物領域を設けてもよく、この場合は従来より熱処理温度を短縮し、高い耐圧を得ることができる。 （もっと読む）

【課題】周辺温度や使用環境に依らずに安定したブレークダウン電圧を与え得るサージ保護素子を提供する。
【解決手段】サージ保護素子１０は、第１の導電型の不純物を含むベース領域２１と、第２の導電型の不純物を含む第１半導体領域２３と、第２の導電型と同じ導電型の不純物を含む第２半導体領域２４と、この第２半導体領域２４よりも低い不純物濃度を有する高抵抗領域２２とを有する。第１半導体領域２３はベース領域２１の上面側で接合され、第２半導体領域２４はベース領域２１の下面側で接合されている。高抵抗領域２２は、ベース領域２１および第２半導体領域２４の双方に電気的に接続されている。 （もっと読む）

【課題】クランプダイオードにおいて、リーク電流を抑制しながら、その動作電圧を下げることを可能にする。
【解決手段】Ｎ−型の半導体層２の表面には、Ｐ−型の拡散層５が形成されている。Ｐ−型の拡散層５の表面にＮ＋型の拡散層６が形成されている。Ｐ−型の半導体層５の表面にはＮ＋型の拡散層６に隣接してＰ＋型拡散層７が形成されている。Ｐ−型の拡散層５に隣接したＮ−型の半導体層２の表面にはＮ＋型の拡散層８が形成されている。Ｎ＋型の拡散層６上の絶縁膜９にはコンタクトホールが開口され、このコンタクトホールを通して、Ｎ＋型の拡散層６と電気的に接続されたカソード電極１０が形成されている。Ｐ＋型の拡散層７及びＮ＋型の拡散層８上の絶縁膜９には、それぞれコンタクトホールが開口され、各コンタクトホールを通して、Ｐ＋型の拡散層７とＮ＋型の拡散層８とを接続する配線１１（アノード電極）が形成されている。 （もっと読む）

【課題】正のサージが印加された場合に、従来の半導体装置よりもブレークダウン電圧を高くすることなくサージ電流による発熱を抑制することができ、サージ保護素子が破壊されることを防止することができる半導体装置を提供する。
【解決手段】コレクタ層７に第１のトレンチ８を形成し、第１のトレンチ８の底面および側壁のうち底面側の端部を覆い、第１のトレンチ８の底面からコレクタ層７の裏面方向と第１のトレンチ８の底面と平行な方向、および第１のトレンチ８の底面の端部からコレクタ層７の表面方向に不純物を拡散させることにより高濃度層９を形成する。 （もっと読む）

【課題】素子の個数を減らして実装面積を小さくすることができる保護回路を得る。
【解決手段】ダイオードＤ１１（第１ダイオード）のアノードが端子Ｔに接続されている。ダイオードＤ１２（第２ダイオード）のアノードがＧＮＤに接続され、カソードがダイオードＤ１１のカソードに接続されている。トランジスタＱ１１のコレクタが端子Ｔに接続され、エミッタがＧＮＤに接続されている。ダイオードＤ１１，Ｄ１２のカソードからトランジスタＱ１１のベースに向けて順方向にダイオードＤ１３〜Ｄ１５（第３ダイオード）が直列に接続されている。 （もっと読む）

【課題】通常とは逆方向に負荷回路側から電流が流れ込んだ場合でも回路内のトランジスタを保護し得る電流供給回路を提供する。
【解決手段】
このように本実施形態に係るドライバ回路２０では、一点鎖線内のように、保護回路として、一対のトランジスタ２１Ｐ，２２Ｐで構成されたカレントミラー回路の出力側（トランジスタ２２Ｐ側）にトランジスタ２３Ｐを直列に介在させるとともに、このトランジスタ２３Ｐのベースと入力側（トランジスタ２１Ｐ側）との間でベース電流が流れる方向に順方向を向けたダイオード２５を介在させ、また順方向電圧ＶＦがトランジスタ２３Ｐのベース−エミッタ間電圧ＶBE以上に設定されたツェナーダイオード２４や、ダイオード２５の順方向電圧ＶＦ以上にその順方向降下電圧が設定されたツェナーダイオード２６を、カレントミラー回路の入力側に介在させる。 （もっと読む）