【課題】耐性の低下を抑制するとともに、誤作動を抑制することができる半導体装置を提供すること。
【解決手段】本実施形態の半導体装置１は、一対のトランジスタＱ１，Ｑ２が形成された第一導電型の半導体基板１３を有する。各トランジスタＱ１，Ｑ２は、半導体基板１３中に形成された第二導電型のコレクタ領域１０１と、このコレクタ領域１０１内に形成された第一導電型のベース領域１０２と、前記ベース領域１０２内に形成された第二導電型のエミッタ領域１０３とを有している。各トランジスタＱ１，Ｑ２の各コレクタ領域１０１は、離間配置されるとともに、各トランジスタＱ１，Ｑ２のコレクタ領域１０１間には、第一導電型の第一領域１１が形成されている。各トランジスタＱ１，Ｑ２のコレクタ領域１０１の下部同士は、半導体基板１３内に形成された第二導電型の埋め込み層１２により接続されている。 （もっと読む）

【課題】 保護回路内の局所部分が過度の発熱し、保護回路が破壊に至ることを抑制する技術を提供する。
【解決手段】 保護回路８は、第１端子Ｕと第２端子Ｌの間に接続されているとともに、ｐｎｐトランジスタ１６とｎｐｎトランジスタ１０を備えている。ｐｎｐトランジスタ１６のベースとｎｐｎトランジスタ１０のコレクタが第１抵抗６を介して第１端子Ｕに接続されている。ｎｐｎトランジスタ１０のベースとｐｎｐトランジスタ１６のコレクタが第２抵抗１４を介して第２端子Ｌに接続されている。ｎｐｎトランジスタ１０のエミッタと第２端子Ｌの間に追加抵抗１２が挿入されている。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）

【課題】 電子素子のＥＳＤプロテクションを改善することである。
【解決手段】 エピタキシャル層（３）の表面に形成された少なくとも１つのＥＳＤ保護ラテラルバイポーラトランジスタ（５）を備え、エピタキシャル層（３）に覆われた半導体基板に形成された回路構造におけるＥＳＤ保護の効果を改良するための方法および回路構造であって、基板（２）から隔離されたウェル（４）を前記トランジスタ（５）の下に形成することを特徴とする方法および回路構。バイポーラ（５）は、エピタキシャル層（３）から埋め込みウェル（４）まで下方に延びてそれに接触した第１（１０）及び第２（１１）のＮ型のウェルによって、基板（２）から完全に隔離されている。 （もっと読む）

【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）

【課題】半導体装置に含まれるＥＳＤ保護トランジスタのＥＳＤ耐性を向上できるようにする。
【解決手段】半導体装置は、ウェル領域１０１の上に形成されたゲート電極１０３と、ウェル領域１０１におけるゲート電極１０３のゲート長方向側にそれぞれ形成されたドレイン領域１０４及びソース領域１０５と、ドレイン領域１０４の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクト１０６Ａ〜１０６Ｃと、ソース領域１０５の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のソースコンタクト１０７Ａ〜１０７Ｅとを有している。隣り合うドレインコンタクト同士の間隔は、隣り合うソースコンタクト同士の間隔よりも大きい。 （もっと読む）

【課題】保護対象となる半導体素子の外部に静電破壊保護素子を別個に設けることなく、簡易な構成で確実に静電破壊保護を図る。
【解決手段】
縦型ＰＮＰバイポーラトランジスタ４のベース領域であるＮ型拡散層５を囲繞するように、かつ、相互に接合されるようにして高濃度のＰ型ガードリング９及び高濃度のＮ型ガードリング１０が設けられることによりツェナーダイオード１１が形成されると共に、縦型ＰＮＰバイポーラトランジスタ４に等価的に形成された横型ＮＰＮ型バイポーラトランジスタ７と直列接続状態とされ、サージが印加された際に、ツェナーダイオード１１が横型ＮＰＮ型バイポーラトランジスタ７と共に導通することで、サージを、Ｐ型エピタキシャル層６全体へ低抵抗で拡散可能となっている。 （もっと読む）

【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。
【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。 （もっと読む）

【課題】高いＥＳＤ耐圧を有するトランジスタ型の静電気保護用半導体装置を実現すること
【解決手段】素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１で、側面をトレンチ絶縁膜１４およびポリシリコン膜１５で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ⁺ 型領域１２と、その上面に形成されたｎ型半導体基板１３に形成されている。ｎ型半導体基板１３の表面部には、コレクタｎ⁺ 型領域１６とエミッタｎ⁺ 型領域１７が互いに離れて形成されている。また、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１２を接続するようにコレクタシンクｎ⁺ 型領域１８が形成され、エミッタｎ⁺ 型領域１７と埋め込みｎ⁺ 型領域１２を接続するようにベースシンクｐ型領域１９が形成されている。 （もっと読む）

【課題】トランジスタの耐圧を互いに異ならせるために追加する工程を最小限に抑え、かつトランジスタサイズの増大を招くことなく、耐圧が互いに異なるトランジスタを得る。
【解決手段】Ｎ＋ソースドレイン領域１５，１５及びＰウェル７からなるバイポーラ構造はＮＭＯＳトランジスタ３ｎ，５ｎで同じである。Ｐ＋ソースドレイン領域１９，１９及びＮウェル９からなるバイポーラ構造はＰＭＯＳトランジスタ３ｐ，５ｐで同じである。保護ＮＭＯＳトランジスタ５ｎ及び内部ＰＭＯＳトランジスタ３ｐはシリコン窒化膜２３で覆われ、内部ＮＭＯＳトランジスタ３ｎ及び保護ＰＭＯＳトランジスタ５ｐはシリコン窒化膜２３には覆われていない。保護ＮＭＯＳトランジスタ５ｎの耐圧は内部ＮＭＯＳトランジスタ３ｎよりも低く、保護ＰＭＯＳトランジスタ５ｐの耐圧は内部ＰＭＯＳトランジスタ３ｐよりも低い。 （もっと読む）

【課題】最小限の小さなＥＳＤ保護素子で、ＥＳＤ破壊を防止すること。
【解決手段】入出力端子Ｉ／Ｏの保護回路において３種類のＰＮＰ型バイポーラトランジスタを備える。第１ＰＮＰ型バイポーラトランジスタ１０Ａは、エミッタが入出力端子Ｉ／Ｏに接続され、ベースが高電位電源端子ＶＤＤに接続され、かつ、コレクタが低電位電源端子ＶＳＳに接続されている。第２ＰＮＰ型バイポーラトランジスタ１０Ｂは、エミッタが入出力端子Ｉ／Ｏに接続され、かつ、ベース及びコレクタが高電位電源端子ＶＤＤに接続されている。第３ＰＮＰ型バイポーラトランジスタ１０Ｃは、エミッタが低電位電源端子ＶＳＳに接続され、ベース及びコレクタが高電位電源端子ＶＤＤに接続されている。 （もっと読む）

本発明は、ワイドバンドギャップデバイスを電圧過渡の抑制の間の損傷から保護する方法及びデバイスである。アバランシェ耐量を向上させることは、ワイドバンドギャップデバイスのブロック接合部に１つ以上のダイオード又はＰＮＰトランジスタを配置することにより達成される。
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【課題】
従来よりも静電破壊耐圧を高くできる静電保護素子を提供する。
【解決手段】
ビルトインポテンシャルがSiGeのバンドギャップとほぼ同じになるn型Siとp型SiGeのpn接合を用いた静電保護素子を静電気が印加される端子と静電気を放電する端子間に接続することにより、n型Siとp型Siのpn接合に比べてpn接合に電流が流れはじめる電圧であるON電圧を低くでき、静電気が印加されて端子間電圧がまだ低い場合でも静電気が放電しはじめるようにして、静電破壊耐圧を上げる効果を得る。 （もっと読む）

【課題】従来の半導体装置では、電極パッドに過電圧が印加された際に、チップ内の回路素子が破壊されるという問題があった。
【解決手段】本発明の半導体装置では、Ｎ型のエピタキシャル層３は分離領域４、５により複数の素子形成領域に区画されている。素子形成領域の１つにＮＰＮトランジスタ１が形成されている。ＮＰＮトランジスタ１の周囲には、ＰＮ接合領域２１、２２を有する保護素子が形成されている。ＰＮ接合領域２１、２２は、ＮＰＮトランジスタ１のＰＮ接合領域２０より接合耐圧が低い。この構造により、ベース電極用のパッドに負のＥＳＤサージが印加された際、ＰＮ接合領域２１、２２がブレークダウンし、ＮＰＮトランジスタ１を保護することができる。 （もっと読む）

【課題】静電気保護用半導体装置のESD 耐量を向上させること。
【解決手段】素子領域は底面に形成された埋め込み絶縁膜１２、側面に形成されたレンチ絶縁膜１３で絶縁分離されている。素子領域は、埋め込みｎ⁺ 型領域１４、ｎ型半導体基板１１の表面部には、コレクタｎ⁺ 型領域１６、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１４とを接続するコレクタシンクｎ⁺ 型領域１５、コレクタｎ⁺ 型領域１６から離れて、ｎ型半導体基板１１の表面部に、ベースｐ型領域１７、ベースｐ型領域１７に内包されて、エミッタｎ⁺ 型領域１８、ベースｐ⁺ 型領域１９が、間隙を隔てて形成されている。埋め込みｎ⁺ 型領域１４の上にこの領域より不純物濃度が低く、ｎ型半導体基板１１より不純物濃度の高い電界分散ｎ型領域が形成されている。この構造によりホットスポットの発生が防止されて、静電耐圧が向上する。 （もっと読む）

【課題】従来の回路では生じるコストや面積の増大を低く抑えながら高いＥＳＤ耐性が実現できる保護回路を備えた電力増幅器を提供する。
【解決手段】半導体基板には、少なくとも１つのバイポーラトランジスタ１０を有する能動素子と、バイポーラトランジスタ１０のベース５とエミッタ６間をベース・エミッタ間ダイオードとは逆方向となるように接続されたダイオードＤと、ダイオードＤとバイポーラトランジスタ１０のベース５との間に直列に接続された抵抗Ｒと、バイポーラトランジスタ１０のベース５にバラスト抵抗Ｒを介して接続されたバイアス回路１７が形成されている。抵抗Ｒは、バイアス回路１７のバラスト抵抗Ｒを兼ねている。 （もっと読む）

【課題】静電気保護用半導体装置のESD 耐量を向上させること。
【解決手段】素子領域は底面に形成された埋め込み絶縁膜１２、側面に形成されたレンチ絶縁膜１３で絶縁分離されている。素子領域は、埋め込みｎ⁺ 型領域１４、ｎ型半導体基板１１の表面部には、コレクタｎ⁺ 型領域１６、コレクタｎ⁺ 型領域１６と埋め込みｎ⁺ 型領域１４とを接続するコレクタシンクｎ⁺ 型領域１５、コレクタｎ⁺ 型領域１６から離れて、ｎ型半導体基板１１の表面部に、エミッタｎ⁺ 型領域１８、ベースｐ⁺ 型領域１９が、間隙を隔てて形成され、エミッタｎ⁺ 型領域１８、ベースｐ⁺ 型領域１９を内包し、それらの領域から埋め込みｎ⁺ 型領域１４に接続するベースシンクｐ型領域３０が形成されている。この構造によりホットスポットの発生が防止されて、静電気耐量が向上する。 （もっと読む）

【課題】静電気に対する耐性を向上させることのできるレギュレータ回路及びそれを用いた半導体装置を提供することを目的とする。
【解決手段】外部回路に電流を供給するための出力段トランジスタＴＲ１を内蔵したレギュレータ回路において、出力段トランジスタＴＲ１に対して並列に静電気保護用トランジスタＴＲ２が形成されている。静電気保護用トランジスタＴＲ２のベースは、例えば、出力段トランジスタＴＲ１のベースに接続される。また例えば、静電気保護用トランジスタＴＲ２のベースは、グランドライン１５または静電気保護用トランジスタＴＲ２のエミッタに接続される。 （もっと読む）

【課題】フライホイールダイオードを内蔵したパワースイッチングデバイスにおける、高速スイッチング性向上と、安価に製造できるデバイス構造と製造方法。
【解決手段】下面にコレクタ電極を有するＮ+半導体層上面に形成したＮ-半導体層上面から厚み方向にＰ型領域を櫛状に形成し、該Ｐ型領域上面をエミッタ電極に接続したショトキー金属層に接合してなる、ＭＰＳ構造体のダイオードをコレクタ・エミッタ間に造り込み、ＭＰＳ構造のダイオードの逆回復時間が従来のＰＩＮダイオードの６分の１に短くすることが出来た。 （もっと読む）

【課題】 逆電圧に対する保護回路を備えた発光素子の小型化、高出力・高効率化を可能とする発光装置を提供する。
【解決手段】半導体発光素子に、その逆方向電圧に対する保護回路として、バイポーラトランジスタを備えている半導体発光装置であり、その保護回路は、バイポーラトランジスタのベースコレクタ間を短絡し、半導体発光素子の極性に対して、エミッタ−ベース間の極性が逆向きになるように半導体素子回路と並列接続されている構成からなる。 （もっと読む）