静電気保護素子
【課題】特殊な工程や、保護抵抗の挿入なしに被保護回路を保護できる静電気保護素子を提供する。
【解決手段】P型の半導体基板1と、半導体基板1に形成された、N型の第1不純物層3を備える。第1不純物層3内には、ゲートとして動作するP型の第2不純物層5を備える。第2不純物層5には、カソードとして動作するN型の第3不純物層6を備える。また、第2不純物層5から一定距離離間した第1不純物層3内には、N型の第4不純物層4を備える。第4不純物層4内には、アノードとして動作するP型の第5不純物層8と、N型の第6不純物層9とを備える。そして、本静電気保護素子は、第4不純物層4の不純物濃度が第1不純物層3の不純物濃度よりも高く、かつ第4不純物層4の底部が第2不純物層5の底部より深くなっている。
【解決手段】P型の半導体基板1と、半導体基板1に形成された、N型の第1不純物層3を備える。第1不純物層3内には、ゲートとして動作するP型の第2不純物層5を備える。第2不純物層5には、カソードとして動作するN型の第3不純物層6を備える。また、第2不純物層5から一定距離離間した第1不純物層3内には、N型の第4不純物層4を備える。第4不純物層4内には、アノードとして動作するP型の第5不純物層8と、N型の第6不純物層9とを備える。そして、本静電気保護素子は、第4不純物層4の不純物濃度が第1不純物層3の不純物濃度よりも高く、かつ第4不純物層4の底部が第2不純物層5の底部より深くなっている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体集積回路装置に搭載される静電気保護素子に関し、特にサイリスタ構造を有する静電気保護素子に関する。
【背景技術】
【0002】
近年、半導体集積回路装置のパターンの微細化、高集積化に伴い、人体や機械等に帯電する静電気から半導体集積回路装置を保護する静電気保護素子にも微細化が求められている。静電気保護素子は半導体集積回路装置の入出力端子や電源端子に接続され、入出力端子や電源端子にサージが印加された場合に、当該サージによるサージ電流が保護対象の内部回路(被保護回路)に流入することを防止する。この種の静電気保護素子はESD(Electro Static Discharge)保護素子とも呼称され、NPNバイポーラトランジスタや、サイリスタ構造が種々提案されている。
【0003】
静電気保護素子が内部回路を構成する内部素子と同一の構成要素からなる場合、静電気保護素子は内部素子と同一の工程で同時に製造することができる。例えば、内部回路がNPNバイポーラトランジスタ(以下、NPNトランジスタという。)を含む場合、NPNトランジスタが静電気保護素子として使用されることが多い。しかしながら、NPNトランジスタのスナップバック特性における、いわゆる維持電圧Vh(ベースオープン状態でのコレクタ−エミッタ接合降伏電圧(BVCEO))が小さいため、内部回路に高耐圧半導体素子と低耐圧半導体素子とが含まれる場合には、維持電圧Vhが高耐圧半導体素子の耐圧よりも低くなりやすい。このため、NPNトランジスタは、高耐圧半導体素子の保護の用途にほとんど使用されることがなかった。
【0004】
しかしながら、近年、維持電圧Vhを向上させたNPNトランジスタの構造が提案され、高耐圧半導体素子の静電気保護にもNPNトランジスタが使用されるようになっている。例えば、特許文献1は、コレクタコンタクト領域に深い高濃度N型拡散層を備えた静電気保護用NPNトランジスタの構造を開示している。図10は、特許文献1に開示された半導体集積回路装置の静電気保護素子を示す断面図である。
【0005】
図10に示すように、当該静電気保護用NPNトランジスタは、P型半導体基板101上に形成された低濃度N型拡散層103(以下、N--型拡散層103という。)を備える。当該N--型拡散層103の表面部には、NPNトランジスタのベースとなるP型拡散層105が形成され、当該P型拡散層105の表面部にNPNトランジスタのエミッタとなる高濃度N型拡散層106(以下、N++型拡散層106という。)が形成されている。また、P型拡散層105から横方向に所定距離離れたN--型拡散層103には、NPNトランジスタのコレクタ領域の一部を構成する高濃度N型拡散層104(以下、N+型拡散層104という。)が、P型拡散層105より深く、かつP型半導体基板101にまで到達する深さにわたって形成されている。
【0006】
N--型拡散層103の周囲には、低濃度P型拡散層102(以下、P-型拡散層102という。)と、P-型拡散層102の表面部に形成された高濃度P型拡散層110とで構成されたP型分離層が設けられている。また、P型拡散層105のコンタクト領域およびN+型拡散層104のコンタクト領域には、それぞれ、オーミック接触のための高濃度P型拡散層107(以下、P+型拡散層107という。)および高濃度N型拡散層109(以下、N++型拡散層109という。)が形成されている。
【0007】
以上の構成を有する静電気保護用NPNトランジスタは、図10に示すように、ベースコンタクトであるP+型拡散層107とエミッタであるN++型拡散層106とがアルミ配線等でショートされ、GND(接地電位)等の最低電位に接続される。また、コレクタコンタクトであるN++型拡散層109は、半導体基板101上に形成されている、入出力端子130(以下、入出力PAD130という。)および内部回路140にアルミ配線等で接続される。ここで、内部回路140は、上述の内部素子により構成された回路であり、半導体集積回路装置の機能を実現する保護対象回路である。
【0008】
次に、以上の構成を有する静電気保護用NPNトランジスタを備える半導体集積回路装置に入出力PAD130からプラスサージが印加された場合の現象について図10、図11を参照しながら説明する。図11は、図10に示す静電気保護用NPNトランジスタの電圧電流特性を示す図である。図11において、横軸はコレクタ電位に対応し、縦軸はコレクタ電流に対応する。
【0009】
入出力PAD130にプラスサージが印加された場合、コレクタ電位の上昇に起因して、P型拡散層105とN--型拡散層103とにより構成されるコレクタ・ベース間のPN接合において、特に、曲率が大きい領域でアバランシェブレークダウンが発生する(図11 BVCBO)。ブレークダウンが発生すると、ブレークダウンに起因してP型拡散層105中に電流が流れる。当該電流と、P型拡散層105自身の抵抗とによってP型拡散層105の電位(ベース電位)は上昇する。そして、上記プラスサージによりコレクタ電位がさらに上昇すると、ベース電位がNPNトランジスタのオン電圧に到達し、NPNトランジスタがバイポーラ動作を開始する(図11 トリガー点(Vtr,Itr))。
【0010】
NPNトランジスタがバイポーラ動作を開始すると、N++型拡散層106からN--型拡散層103へ大量の電子が注入される。図10に示す構成では、N++型拡散層106直下のN--型拡散層103は不純物濃度が比較的低いため、N++型拡散層106から注入された電子がN--型拡散層103領域で過剰となる。この過剰な電子を中和させるため、P型拡散層105からホールが注入される。N++型拡散層106直下のN--型拡散層103領域は、ホールが注入されたことにより、あたかもベースであるかのように振る舞うようになる。このとき、N--型拡散層103は、N型層ではなくキャリア電荷に対して中性領域となるため、電流に対する実効的な抵抗成分が減少し、コレクタ電位が低下する。当該状態は、NPNトランジスタが飽和している状態である。その結果、コレクタ電位はトリガー電圧Vtrから、当該飽和状態でのNPNトランジスタのエミッタ接地直流電流増幅率hFE(以下、単に電流増幅率hFEという。)に依存する値であるコレクタ・エミッタ間維持電圧Vhまで低下する。
【0011】
また、このとき、上述のN--型拡散層103の中性領域はP型半導体基板101にまで到達し、P型半導体基板101領域の一部もN++型拡散層106直下のN--型拡散層103の領域と同様にベースとして動作する。したがって、見かけ上のベース幅が非常に広くなるためNPNトランジスタの電流増幅率hFEが小さくなり、維持電圧Vhは高く保たれる。このようなベース領域の拡大は、静電気保護用NPNトランジスタでは、P型半導体基板101とN--型拡散層103との境界に、高不純物濃度のN型埋め込み拡散層が形成されないことに起因して発生する。
【0012】
なお、静電気保護用NPNトランジスタの維持電圧Vhが内部回路140の動作耐圧VA(内部回路140を構成する内部素子が有効に動作する最大電圧あるいは最大定格で定義される電圧)より低い場合、半導体集積回路装置が通常動作しているときに瞬間的なノイズ等が入力されることによって静電気保護用NPNトランジスタがバイポーラ動作することになる。この場合、入出力パッド130から入力される信号が、内部回路140に入力されなくなり、半導体集積回路装置は正常に動作することができない。また、静電気保護用NPNトランジスタが電源端子に接続されている場合は、コレクタが内部回路140の動作電源電圧に固定され、電源からの過剰供給電流によって静電気保護用NPNトランジスタが破壊する。このため、静電気保護用NPNトランジスタの維持電圧Vhは内部回路140の動作耐圧VA以上であることが要求される。
【0013】
コレクタ電位が維持電圧Vhまで低下した後、コレクタ電位は、コレクタ電流の増加に伴って維持電圧Vhから破壊電圧Vt2まで、コレクタN+型拡散層104に依存したコレクタ抵抗に応じて上昇し続ける(図11に示すバイポーラ動作領域)。図10に示す構成では、コレクタ領域のN+型拡散層104は不純物濃度が高いため、N+型拡散層104はP型拡散層105から注入されたホールでベース化することなくコレクタとして機能し続ける。そして、破壊電圧Vt2に達した後はNPNトランジスタ内部の発熱で熱暴走し、熱破壊に至る(図11 破壊点(Vt2,It2))。
【0014】
以上のような動作をするNPNトランジスタは、破壊電圧Vt2が内部回路140を構成する内部素子の不可逆な破壊電圧VB以下であり、かつ維持電圧Vhが動作耐圧VA以下にならないため、高耐圧半導体素子を保護する静電気保護素子として使用することができる。
【特許文献1】特開2006−128293号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
しかしながら、特許文献1が開示するN+型拡散層104は、基板表面から比較的深い位置にわたって形成されている。例えば、高耐圧MOS(Metal Oxide Semiconductor)素子と低耐圧MOS素子とが混載される半導体集積回路装置を形成するための製造プロセスにおいては、このような深い高濃度拡散層は、双方の素子を形成するためには使用されない。したがって、特許文献1が開示する構造を実現するためには、N+型拡散層104を形成するために、専用のフォトマスクを用いて拡散層を形成するという追加工程が必要であり、プロセスコストが高くなるという問題があった。
【0016】
前記に鑑み、本発明は、特別な工程を追加することなく、高耐圧半導体素子を保護することができる静電気保護素子を提供することを目的とする。
【課題を解決するための手段】
【0017】
前記の課題を解決するため、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る静電気保護素子は、第1導電型の半導体基板と、当該半導体基板に形成された、第1導電型とは反対導電型である第2導電型の第1不純物層を備える。当該第1不純物層内には、ゲートとして動作する第1導電型の第2不純物層を備える。当該第2不純物層には、カソードとして動作する第2導電型の第3不純物層を備える。また、第2不純物層から一定距離離間した第1不純物層内には、第2導電型の第4不純物層を備える。当該第4不純物層内には、アノードとして動作する第1導電型の第5不純物層と、第2導電型の第6不純物層とを備える。そして、本静電気保護素子は、第4不純物層の不純物濃度が第1不純物層の不純物濃度よりも高く、かつ第4不純物層の底部が第2不純物層の底部より深くなっている。本発明において、第1導電型と第2導電型とは互いに反対の導電型である。すなわち、第1導電型がP型であれば第2導電型はN型であり、第1導電型がN型であれば第2導電型はP型である。
【0018】
この静電気保護素子は、アノードとなる第1導電型の第5不純物層を備えているため、第2導電型の第4不純物層に過剰な電流が流れた際、その過剰なキャリアを打ち消す反対導電型のキャリアを第5不純物層から容易に供給することができる。このため、第4不純物層のベース化を促進することができ、静電気保護素子の動作電圧を内部素子の破壊電圧以下にすることができる。また、第1導電型と第2導電型の両方のキャリアが電流として作用するため、電流能力が高まり、保護素子の面積をより小さくすることができる。
【0019】
上記静電気保護素子において、第5不純物層の不純物濃度は第4不純物層の不純物濃度よりも高いことが好ましい。
【0020】
また、上記静電気保護素子は、入出力端子、電源端子および被保護回路を有する半導体装置に内蔵される場合、第2不純物層および第3不純物層は、半導体装置の最低電位に共通接続され、第5不純物層および第6不純物層は、入出力端子と被保護回路との両方、または電源端子と被保護回路との両方に共通接続されることが好ましい。また、この構成では、第5不純物層および第6不純物層は、それぞれ独立に被保護回路に接続されてもよい。
【0021】
さらに、上記静電気保護素子は、第2導電型のウェル層内に形成された高耐圧半導体素子と、第2導電型のウェル層内に形成された低耐圧半導体素子とを含む被保護回路を有する半導体装置に内蔵される場合、高耐圧半導体素子が形成される第2導電型のウェル層および第1不純物層が同一の不純物プロファイルを有し、低耐圧半導体素子が形成される第2導電型のウェル層および第4不純物層が同一の不純物プロファイルを有することが好ましい。また、被保護回路が、第1導電型の高濃度不純物層を含むコンタクト層を有する半導体素子と、第2導電型の高濃度不純物層を含むコンタクト層を有する半導体素子とを含む場合、第1導電型のコンタクト層および第5不純物層が同一の不純物プロファイルを有し、第2導電型のコンタクト層、第3不純物層および第6不純物層が同一の不純物プロファイルを有することが好ましい。ここで、不純物プロファイルとは、不純物層の深さ方向の不純物濃度分布を指す。また、同一の不純物プロファイルは、実質的な同一を含む。すなわち、同一の不純物導入工程で同時に形成された各不純物層の不純物プロファイルは同一である。
【0022】
なお、第1不純物層は、エピタキシャル成長法によって形成することができる。また、第4不純物層の底部は第1不純物層の底部より深い、あるいは同一深さであることが好ましい。
【発明の効果】
【0023】
本発明によれば、従来技術のような特別な工程を使用した不純物層の形成や、内部素子に接続する保護抵抗の挿入等を行うことなく内部素子を保護することができ、かつ占有面積がより小さい静電気保護素子を提供することができる。
【発明を実施するための最良の形態】
【0024】
以下本発明の実施形態に係る静電気保護素子について、図面を参照しながら説明する。以下の実施形態では、P型の半導体基板上に、静電気保護素子を含む半導体集積回路装置を形成する事例により本発明を具体化している。なお、以下の実施形態における各不純物領域の導電型を反対導電型とした場合でも、同様の効果を得ることができる。
【0025】
図1は本発明に係る一実施形態の静電気保護素子を示す断面図であり、図2は当該静電気保護素子の動作を説明する電圧電流特性図である。また、図3は当該静電気保護素子の等価回路図であり、図4は等価回路と断面構造との対応を示す図である。さらに、図5および図6は当該静電気保護素子の動作を説明する断面図である。なお、図1、図3および図4から理解できるように、本実施形態の静電気保護素子はサイリスタ構造を有する。このため、以下では、サイリスタに固有の部分名称を用いて本実施形態の静電気保護素子を説明する。また、後述のように、本実施形態の静電気保護素子は、オン状態となるまでは、NPNトランジスタと同様の動作をするため、図1、図4〜図6では、サイリスタに固有の部分名称にNPNトランジスタに固有の部分名称を併記している。
【0026】
図1に示すように、本実施形態における静電気保護素子は、単結晶シリコン等からなるP型半導体基板1の表面部にN型の低濃度不純物領域からなる第1不純物層3(以下、N--型不純物層3という。)を備える。N--型不純物層3の表面部には、サイリスタのゲートとして機能する、P型の不純物領域からなる第2不純物層5(以下、P型不純物層5という。)が形成されている。当該P型不純物層5の表面部には、サイリスタのカソードとして機能する、N型の高濃度不純物領域からなる第3不純物層6(以下、N++型不純物層6という。)が形成されている。また、P型不純物層5の表面部には、N++型不純物層6と離間してP型の高濃度不純物領域からなる不純物層7(以下、P+型不純物層7という。)が形成されている。P+型不純物層7は、P型不純物層5と後述の金属電極とのオーミック接触を実現するコンタクト層として機能する。
【0027】
P型不純物層5からから横方向(基板表面に沿う方向)に所定距離離れたN--型不純物層3には、N型の低濃度不純物領域からなる第4不純物層4(以下、N-型不純物層4という。)が形成されている。当該N-型不純物層4はN--型不純物層3よりも高い不純物濃度を有し、かつN-型不純物層4の底部(接合深さ)は、P型不純物層5の底部より深くなっている。当該N-型不純物層4の表面部には、サイリスタのアノードとして機能するP型の高濃度不純物領域からなる第5不純物層8(以下、P+型不純物層8という。)が形成されている。また、P+型不純物層8の形成領域とは異なるN-型不純物層4の表面部には、N型の高濃度不純物領域からなる第6不純物層9(以下、N++型不純物層9という。)が形成されている。N++型不純物層9は、N-型不純物層4と後述の金属電極とのオーミック接触を実現するコンタクト層として機能する。本構成では、P+型不純物層8とN++型不純物層9とが隣接して形成されている。
【0028】
また、N--型不純物層3の周囲にはP型分離層が設けられている。本実施形態では、P型分離層は、P型の低濃度不純物領域からなる不純物層2(以下、P-型不純物層2という。)と、P-型不純物層2の表面部に形成されたP型の高濃度不純物領域からなる不純物層10(以下、P+型不純物層10という。)とで構成されている。また、上述のN++型不純物層6、P+型不純物層7、P+型不純物層8、N++型不純物層9上には各不純物層にオーミック接触する金属電極31、32、33、34がそれぞれ設けられている。当該金属電極31〜34は、P型半導体基板1上に形成された層間絶縁膜20に形成された貫通孔内に設けられている。さらに、P型半導体基板1の表面には素子分離絶縁膜11が形成されており、図1の例では、P型不純物層5、P+型不純物層7、P+型不純物層8、N++型不純物層9が、素子分離絶縁膜11の間に露出している。
【0029】
なお、本実施形態の静電気保護素子には、N型の高濃度不純物領域からなる埋め込み不純物層は形成されておらず、N--型不純物層3はP型半導体基板1に接する状態で形成されている。また、層間絶縁膜20の上層には、他の配線層や他の層間絶縁膜が形成されているが、本発明に直接関連しないため、本実施形態での説明および図1での図示を省略する。
【0030】
以上の構成を有する本実施形態の静電気保護素子は、N++型不純物層6とN++型不純物層9とを同一の不純物導入工程において同時に形成することができる。また、P+型不純物層7、P+型不純物層8およびP+型不純物層10も、同一の不純物導入工程において同時に形成することができる。
【0031】
特に、上記静電気保護素子を、高耐圧MOS素子と低耐圧MOS素子とが混載された半導体集積回路装置に組み込む場合、N--型不純物層3、N-型不純物層4、N++型不純物層6、N++型不純物層9、P+型不純物層7、P+型不純物層8およびP+型不純物層10は、以下のように形成することができる。なお、高耐圧MOS素子とは、例えば、液晶パネル等の駆動用半導体集積回路装置において、駆動用信号を出力する出力回路等に使用される比較的高い素子耐圧(例えば、20V以上)を有する、MOS型トランジスタ等のMOS素子である。また、低耐圧MOS素子とは、例えば、液晶パネル等の駆動用半導体集積回路装置において、上記出力回路の動作を制御するロジック回路(CMOS回路)等に使用される比較的低い耐圧(例えば、10V未満)を有するMOS型トランジスタ等のMOS素子である。
【0032】
この場合、N--型不純物層3は、高耐圧MOS素子用のN型ウェル層と同一の不純物導入工程において同時に形成することができる。また、N-型不純物層4は、低耐圧MOS素子用N型ウェル層と同一の不純物導入工程において同時に形成することができる。P型不純物層5は2重拡散等により形成される高耐圧MOS素子用のボディ層と同一の不純物導入工程において同時に形成することができる。さらに、N++型不純物層6およびN++型不純物層9は、NチャネルMOS素子のソース層、ドレイン層が備える高濃度不純物層を形成する不純物導入工程において同時に形成することができ、P+型不純物層7、P+型不純物層8およびP+型不純物層10は、PチャネルMOS素子のソース層、ドレイン層が備える高濃度不純物層を形成する不純物導入工程において同時に形成することができる。したがって、本実施形態の静電気保護素子は、N-型不純物層4を形成するための特別な工程を追加する必要がなく、高耐圧MOS素子と低耐圧MOS素子とを形成する一連の製造工程において製造可能である。なお、高耐圧半導体素子および低耐圧半導体素子としてMOS素子を例示したが、高耐圧用のウェル層内に形成される高耐圧半導体素子と、低耐圧用のウェル層内に形成される低耐圧半導体素子であれば、MOS素子に限らずバイポーラ素子等であってもよい。
【0033】
上記静電気保護素子における各不純物層の不純物濃度は、例えば、以下のように設定することができる。P型半導体基板1は1.0×1015/cm3程度、N--型不純物層3は1.0×1015/cm3〜3.0×1016/cm3程度、P型不純物層5は1.0×1017/cm3〜2.0×1018/cm3程度、N++型不純物層6は5.0×1018/cm3〜5.0×1020/cm3程度、N-型不純物層4はN--型不純物層3よりも高濃度かつ2.0×1015/cm3〜1.0×1017/cm3程度、P+型不純物層7は1.0×1019/cm3〜5.0×1020/cm3程度、P+型不純物層8は1.0×1019/cm3〜5.0×1020/cm3程度、N++型不純物層9は1.0×1019/cm3〜5.0×1020/cm3程度である。また、P-型不純物層2とP+型不純物層10とで構成されたP型分離層は1.0×1016/cm3程度以上の濃度であればよい。
【0034】
上述のように、当該静電気保護素子はサイリスタ構造を有する。したがって、図1に示す構造は、図3に示すようにNPNトランジスタ21とPNPトランジスタ22とを組み合わせた回路と等価である。すなわち、図4に示すように、N++型不純物層6、P型不純物層5、N--型不純物層3、N-型不純物層4により構成されるNPNトランジスタ21とP型不純物層5、N--型不純物層3、N-型不純物層4、P+型不純物層8からなるPNPトランジスタ22において、N++型不純物層6とP型不純物層5とがP+型不純物層7を通じて短絡され、P+型不純物層8とN-型不純物層4とがN++型不純物層9を通じて短絡されている。
【0035】
さて、以上の構造を有する静電気保護素子を半導体集積回路装置に組み込む場合、P+型不純物層7を通じてゲートとして機能するP型不純物層5に接続する金属電極32と、カソードとして機能するN++型不純物層6に接続する金属電極31とは、アルミ配線等によりGND(接地電位)等の最低電位に共通接続される。また、アノードとして機能するP+型不純物層8に接続する金属電極33とN++型不純物層9を通じてN-型不純物層4に接続する金属電極34とは、アルミ配線等により共通接続され、さらに、半導体基板1上に形成された入出力端子30(以下入出力PAD30という。)と内部回路40の入出力部との両方に接続される。ここで、内部回路40は、上述の高耐圧MOS素子や低耐圧MOS素子等の内部素子により構成された被保護回路であり、半導体集積回路装置の機能を実現する。なお、金属電極33と金属電極34とは、アルミ配線により一旦相互に接続され、その上でさらにアルミ配線により半導体基板1上に形成された電源端子と内部回路40の電源印加部との両方に接続されてもよい。また、金属電極33と金属電極34とは、アルミ配線により相互に直接接続されることなく、金属電極33と金属電極34のそれぞれが別々に内部回路40に接続されていてもよい。
【0036】
次いで、以上の構造を有する静電気保護素子の動作を図2〜図4を用いて説明する。なお、図2において、横軸はアノード電位に対応し、縦軸はアノード電流に対応する。
【0037】
入出力PAD30にプラスサージが印加された場合、アノードの電位上昇に起因して、P型不純物層5とN--型不純物層3とにより構成されるアノード・ゲート間のPN接合において、曲率が大きい領域でアバランシェブレークダウンが発生する(図2 BVAG)。ブレークダウンが発生すると、ブレークダウンに起因する電流(アノード電流)が、P型不純物層5とN--型不純物層3のPN接合を通じてP+型不純物層7まで到達する。当該電流とP型不純物層5自身の抵抗とによってN++型不純物層6(カソード)に隣接するP型不純物層5(ゲート)の電位は上昇する。
【0038】
ブレークダウン発生後、上記プラスサージによりさらにアノード電位が上昇すると、P型不純物層5のN++型不純物層6に隣接する部分の電位が、P型不純物層5とN++型不純物層6とで構成されるPN接合のオン電圧まで上昇し、静電気保護素子はバイポーラ動作を開始する(図2 第1トリガー点(Vtr1,Itr1))。すなわち、図3および図4に示すゲート内蔵抵抗25に流れる電流により、NPNトランジスタ21がオン状態になる。本構成では、P+型不純物層8とN++型不純物層9とが短絡されているため、後述のように、P型不純物層5にさらに大きな電流が流れPNPトランジスタ22がオン状態になるまでは、当該静電気保護素子はN++型不純物層9、N-型不純物層4、N--型不純物層3をコレクタ、P型不純物層5をベース、N++型不純物層6をエミッタとするNPNトランジスタ21として動作する。
【0039】
NPNトランジスタ21がバイポーラ動作を開始し、急激にアノード電流が増加した状態を、特に図5を参照して説明する。この状態では、電子がN++型不純物層6からP型不純物層5を通過してN--型不純物層3に注入される。このとき、N++型不純物層6直下のN--型不純物層3(図5に示す領域A1)では、N型不純物濃度が比較的低いため注入された電子が過剰となる。この過剰な電子を中和させるために、P型不純物層5からホールが注入され、N++型不純物層6直下のN--型不純物層3(領域A1)は、あたかも前記したNPNトランジスタ21のベースであるかのように振る舞うようになる。このとき、N++型不純物層6直下のN--型不純物層3(領域A1)は、N型層ではなくキャリア電荷に対して中性領域となる。そのため、N--型不純物層3を流れる電流に対する実効的な抵抗成分が減少し、アノード電位は、当該電流とN-型不純物層4、N++型不純物層9の抵抗成分に対応する電位まで低下する。その結果、アノード電位は第1トリガー点の電圧Vtr1から当該状態でのNPNトランジスタ21のエミッタ接地直流電流増幅率hFE(以下、電流増幅率hFEという。)に依存する値である維持電圧Vhまで低下する(図2参照。)。
【0040】
また、上記中性領域がP型半導体基板1にまで到達すると、当該P型半導体基板1の領域も同様にNPNトランジスタ21のベースとして動作するようになる(図5の領域A2)。したがって、NPNトランジスタ21の見かけ上のベース幅が非常に大きくなり、NPNトランジスタ21の電流増幅率hFEが小さくなる。すなわち、カソードからアノードにかけての見かけ上の抵抗が大きくなり、維持電圧Vhは高く保たれる。
【0041】
なお、本構成では、N-型不純物層4の不純物濃度がN--型不純物層3の不純物濃度に比べて高濃度であり、N-型不純物層4の底部(接合深さ)がP型不純物層5の底部よりも深い。そのため、図5に示すように、電子はN++型不純物層6からP型半導体基板1に向かって一旦縦方向に流れ、その後、N-型不純物層4を通ってアノード側に流れる(図5に示す矢印)。仮に、N-型不純物層4の不純物濃度がN--型不純物層3と同程度の低濃度であれば、N-型不純物層4もN--型不純物層3とほぼ同時にベース化するため、電子はP型半導体基板1に到達するほど深い領域を流れることなく、N--型不純物層3およびN-型不純物層4の極表面付近を流れる。このようにN--型不純物層3およびN-型不純物層4の極表面を電流が流れる場合、P型不純物層5側に位置するN++型不純物層9のP型不純物層5側で電流集中が発生することになり、不可逆な破壊に至ることになる。
【0042】
NPNトランジスタ21がバイポーラ動作を開始した後、上記プラスサージによりさらにアノード電位が上昇すると、N-型不純物層4の抵抗(図3、図4に示すコレクタ内蔵抵抗24)にしたがってアノード電流が増加する(図2 領域X)。このとき、一定以上の電流がN-型不純物層4に流れると、N型不純物濃度が比較的低いN-型不純物層4内の電子が過剰となる。N++型不純物層6から注入されN-型不純物層4に入った電子が過剰になると、当該電子を中和させるために、P+型不純物層8(アノード)からN-型不純物層4へホールが注入される。これにより、N-型不純物層4のベース化が促進されることになる。すなわち、P+型不純物層8の不純物濃度はP型半導体基板1に比べて高いため、P型半導体基板1のみからホールが注入される場合よりも短時間でN-型不純物層4の領域がベース化される。このベース化によりN-型不純物層4も、NPNトランジスタ21のベースのように動作するようになる。このとき、N-型不純物層4の領域は、注入されたホールによってN型層ではなく中性領域となるため抵抗成分が減少する。したがって、アノード電位が低下する。図2において、第2トリガー点(Vtr2,Itr2)は、このアノード電位の低下が開始する点である。また、図6は、N-型不純物層4の領域がベース化された状態を示す図であり、図6に示す領域Bがベース化したN-型不純物層4である。
【0043】
上記プラスサージによりさらにアノード電位が上昇し、アノード電流がさらに流れると、N++型不純物層9と金属電極34とのコンタクト部から、P+型不純物層8と金属電極33とのコンタクト部までに存在する抵抗(図3、図4に示すアノード内蔵抵抗23)に流れる電流により、N-型不純物層4の電位はPNPトランジスタ22がオン状態になる電圧に到達する。このように、PNPトランジスタ22がオン状態になることで、NPNトランジスタ21およびPNPトランジスタ22から構成されるサイリスタがオン状態になる。サイリスタがオン状態になると、サイリスタのオン抵抗にしたがって、アノード電圧およびアノード電流は上昇する(図2の領域Y)。そして、破壊電圧Vt2に達した後は、静電気保護素子内部の発熱で熱暴走し、熱破壊に至る(図2 破壊点(Vt2、It2))。
【0044】
以上説明した本実施形態の静電気保護素子が、半導体集積回路装置に対する静電気保護素子として機能するためには、維持電圧Vhが半導体集積回路装置の内部回路40の動作耐圧VA以上であり、かつ、動作電圧(第2トリガー点の電圧Vtr2)が内部回路40を構成する内部素子の不可逆な破壊電圧VB以下である必要がある。図7は、本実施形態の静電気保護素子の構造と、ブレークダウン電圧BVAG、第1トリガー点の電圧Vtr1、維持電圧Vhおよび動作電圧Vtr2との関係を説明するための図である。
【0045】
図7に示すように、本実施形態の静電気保護素子の維持電圧Vhおよび動作電圧Vtr2は、P型不純物層5端部とN-型不純物層4端部との最短距離C、およびP+型不純物層8と金属電極33との接触領域の端部とN++型不純物層9端部との最短距離Dに応じて設定することができる。すなわち、静電気保護素子の動作中に、P型不純物層5とN--型不純物層3とのPN接合においてN-型不純物層4側に広がる空乏層幅は、距離Cの大きさに応じて変化する。例えば、距離Cを大きくすると、P型不純物層5とN-型不純物層4間の耐圧が大きくなる。この場合、図2に示す、ブレークダウン電圧BVAGおよび第1トリガー点の電圧Vtr1は、高電圧側にシフトする。したがって、距離Cの大きさを変更することによりブレークダウン電圧BVAGおよび第1トリガー点の電圧Vtr1を調整することができる。
【0046】
また、上述のアノード内蔵抵抗23は、距離Dの大きさに応じて変化する。例えば、距離Dを大きくすると、P+型不純物層8自体の抵抗(図3のアノード内蔵抵抗23に相当する)が大きくなる。この場合、静電気保護素子の動作中において、P+型不純物層8と金属電極33との接触領域から、P+型不純物層8の接合端部(P+型不純物層8とN++型不純物層9とのPN接合)に至るまでの電圧降下が大きくなり、サイリスタをより早くオン状態にすることができる。すなわち、N-型不純物層4を早くホールで満たすことができ、第2トリガー点の電圧Vtr2(動作電圧)を下げることができる。
【0047】
続いて、本実施形態の静電気保護素子が備えるP+型不純物層8の作用効果について、比較例を参照しつつ、より詳細に説明する。図8は、上述した本実施形態の静電気保護素子から、アノードを構成するP+型不純物層8を除去した静電気保護素子(以下、比較例という。)の構造を示す断面図である。また、図9は、当該比較例の電圧電流特性図である。本比較例においてN-型不純物層4は、例えば、内部回路40として半導体基板上に形成される低耐圧PチャネルMOS型トランジスタのN型ウェル領域と同等の不純物濃度を有している。この比較例は、本発明に係る静電気保護素子が備えるP+型不純物層8を有していないため、NPNトランジスタとみなすことができる。このため、以下では、NPNトランジスタに固有の部分名称を用いて比較例を説明する。
【0048】
図8に示す、比較例の入出力PAD30にプラスサージが印加された場合、コレクタの電位上昇に起因して、P型不純物層5およびN--型不純物層3により構成されるコレクタ・ベース間のPN接合においてアバランシェブレークダウンが発生する(図9 BVCBO)。ブレークダウンが発生すると、P型不純物層5に電流が流れ、エミッタとして機能するN++拡散層6およびP型不純物層5により構成されるPN接合付近のP型不純物層5における電位(ベース電位)が上昇する。当該P型不純物層5の電位が、NPNトランジスタのオン電圧まで上昇すると、NPNトランジスタはバイポーラ動作を開始する(第1トリガー点(Vtr1,Itr1))。
【0049】
NPNトランジスタがバイポーラ動作を開始し、上記プラスサージによってさらに電流が増加すると、N++型不純物層6からP型不純物層5を通じてN--型拡散層3に注入された電子がN--型不純物層3内部で過剰となる。この過剰な電子を中和させるためP型不純物層5からN--型不純物層3にホールが注入される。そして、N++型不純物層6直下のN--型不純物層3は、NPNトランジスタのベースのように振る舞うようになる。このとき、N--型不純物層3はN型層ではなくキャリア電荷に対して中性領域となり、当該領域の実効的な抵抗成分が減少する。そして、N++型不純物層9の電位(コレクタ電位)が低下する。その結果、コレクタ電位は第1トリガー点の電位Vtr1から、当該状態でのNPNトランジスタのエミッタ接地直流電流増幅率hFEに依存する値であるコレクタ・エミッタ間の維持電圧Vhまで低下する。このN--型不純物層3の中性領域は下層のP型半導体基板1まで到達し、P型半導体基板1の表面部もベースとして動作するようになる。このようにして見かけ上のベース幅が非常に広くなることでNPNトランジスタの電流増幅率hFEはさらに小さくなり、維持電圧Vhを最小値としてコレクタ電圧は比較的高く保たれる(図9の領域X)。
【0050】
この後、N-型不純物層4の抵抗にしたがって、さらに電流が流れ、第2トリガー点(Vtr2,Itr2)に到達するとコレクタコンタクトであるN++型不純物層9下部のN-型不純物層4に過剰に注入された電子を打ち消すため、P型半導体基板1からN-型不純物層4にホールが注入される。これにより、この部分のN-型不純物層4もベースのように動作する。このとき、N-型不純物層4の領域はN型層ではなく中性領域となるため、コレクタ抵抗が減少し、コレクタ電位を下げる(図9の領域Y)。第2のトリガー点の電圧Vtr2、すなわち動作電圧は、主に低濃度N-不純物層4中を流れる電流とその抵抗で決定される。当該比較例では、N-不純物層4の不純物濃度が小さく、抵抗が大きいため比較的大きな電圧降下が発生する。その後、さらに電流が増加するとNPNトランジスタのコレクタ抵抗に従い、破壊電圧Vt2までコレクタ電位は上昇し続ける。そして、トランジスタ内部の発熱で熱暴走し、破壊に至る(図9 破壊点:(Vt2、It2))。
【0051】
以上のよう比較例の静電気保護素子の動作は、図9に示すように、維持電圧Vhは内部回路を構成する内部素子の動作耐圧VA以下にならないが、動作電圧すなわち第2トリガー点の電圧Vtr2が内部素子の不可逆な破壊電圧VBを越えてしまう。したがって、そのままでは内部回路40の保護素子として機能しない。そして、第2トリガー点の電圧Vtr2を内部素子の不可逆な破壊電圧VB以下とするためには、図8に示すように入出力PAD30と静電気保護素子のコレクタの接続点で内部回路40の前段に保護抵抗50を直列に挿入するという対策を講じなければならない。このように比較例の静電気保護素子では保護抵抗50を直列に挿入する必要があるため、保護抵抗50の分だけチップ面積が増大する。さらに、回路特性上保護抵抗50を挿入できない回路構成では、内部回路40を保護することは困難である。
【0052】
これに対し、本実施形態の静電気保護素子では第2トリガー点の電圧Vtr2を破壊電圧VB以下にできるため保護抵抗50を必要としない。したがって、保護抵抗50を形成する追加工程も必要としない。
【0053】
以上説明したように、本発明によるサイリスタ構造の静電気保護素子は、維持電圧Vhが内部回路を構成する内部素子の動作耐圧VA以上であり、動作電圧Vtrが内部素子の破壊電圧VB以下となるため、内部回路を構成する高耐圧半導体素子を保護することができる。また、同一半導体基板に搭載される半導体素子に必要とされる工程に加えて特別な工程を追加する必要もない。
【0054】
また、サイリスタとして動作する領域(図2の領域Y)では、電子とホールとの両方が動作電流に寄与する(キャリア電荷となる)。そのため、サージ保護動作に対して同等の電流能力を有する素子を、従来のNPNトランジスタ構造の静電気保護素子に比べて小さい占有面積で形成することができる。したがって、高耐圧素子を保護する静電気保護素子の占有面積を小さくすることができる。
【0055】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲内で種々の変形や応用が可能である。例えば、上述のN--型不純物層3は低濃度の不純物領域であればよい。したがって、基板表面からの不純物導入によって深さ方向に濃度分布を有する不純物層ではなく、均一濃度のエピタキシャル成長で形成した不純物層であってもよい。また、上記実施形態では、N-型不純物層4の接合深さをN--型不純物層3の接合深さと同一にした事例を説明したが、前記第2不純物層5の接合深さよりも深くなっていればよい。バイポーラ動作したときに流れる電流経路をより深い領域に形成する観点では、N-型不純物層4の接合深さはN--型不純物層3の接合深さよりも深くなっていてもよい。この場合、破壊に対してより強い半導体集積回路の静電気保護素子を実現することができる。
【産業上の利用可能性】
【0056】
本発明は、特殊な拡散層の形成や、保護抵抗の挿入なしに内部回路を保護することができる、占有面積が小さい静電気保護素子を提供することができ、静電気保護素子として有用である。
【図面の簡単な説明】
【0057】
【図1】本発明の一実施形態における静電気保護素子を構造示す断面図
【図2】本発明の一実施形態における静電気保護素子の電圧電流特性図
【図3】本発明の一実施形態における静電気保護素子の等価回路図
【図4】本発明の一実施形態における静電気保護素子の等価回路と構造との対応を示す断面図
【図5】本発明の一実施形態における静電気保護素子の動作状態を説明する断面図
【図6】本発明の一実施形態における静電気保護素子の動作状態を説明する断面図
【図7】本発明の一実施形態における静電気保護素子の特性調整を説明する断面図
【図8】本発明の比較例における静電気保護素子の構造を示す断面図
【図9】本発明の比較例における静電気保護素子の電圧電流特性図
【図10】従来の静電気保護素子の構造を示す断面図
【図11】従来の静電気保護素子の電圧電流特性図
【符号の説明】
【0058】
1 P型シリコン基板(半導体基板)
2 P-型不純物層(P型分離層)
3 N--型不純物層(第1不純物層)
4 N-型不純物層(第4不純物層)
5 P型不純物層(第2不純物層、ゲート)
6 N++型不純物層(第3不純物層、カソード)
7 P+型不純物層(ゲートコンタクト)
8 P+型不純物層(第5不純物層、アノード)
9 N++型不純物層(第6不純物層)
10 P+型不純物層(P型分離層)
11 素子分離絶縁膜
20 層間絶縁膜
21 NPNトランジスタ
22 PNPトランジスタ
23 アノード内蔵抵抗
24 コレクタ内蔵抵抗
25 ゲート内蔵抵抗
30 入出力PAD(入出力端子)
31、32、33、34 金属電極
40 内部回路(被保護回路)
50 保護抵抗
101 P型半導体基板
102 P-型拡散層(P型分離層)
103 N--型拡散層
104 N+型拡散層(コレクタ)
105 P型拡散層(ベース)
106 N++型拡散層(エミッタ)
107 P+型拡散層(ベースコンタクト)
109 N++型拡散層(コレクタコンタクト)
110 高濃度P型拡散層(P型分離層)
【技術分野】
【0001】
本発明は半導体集積回路装置に搭載される静電気保護素子に関し、特にサイリスタ構造を有する静電気保護素子に関する。
【背景技術】
【0002】
近年、半導体集積回路装置のパターンの微細化、高集積化に伴い、人体や機械等に帯電する静電気から半導体集積回路装置を保護する静電気保護素子にも微細化が求められている。静電気保護素子は半導体集積回路装置の入出力端子や電源端子に接続され、入出力端子や電源端子にサージが印加された場合に、当該サージによるサージ電流が保護対象の内部回路(被保護回路)に流入することを防止する。この種の静電気保護素子はESD(Electro Static Discharge)保護素子とも呼称され、NPNバイポーラトランジスタや、サイリスタ構造が種々提案されている。
【0003】
静電気保護素子が内部回路を構成する内部素子と同一の構成要素からなる場合、静電気保護素子は内部素子と同一の工程で同時に製造することができる。例えば、内部回路がNPNバイポーラトランジスタ(以下、NPNトランジスタという。)を含む場合、NPNトランジスタが静電気保護素子として使用されることが多い。しかしながら、NPNトランジスタのスナップバック特性における、いわゆる維持電圧Vh(ベースオープン状態でのコレクタ−エミッタ接合降伏電圧(BVCEO))が小さいため、内部回路に高耐圧半導体素子と低耐圧半導体素子とが含まれる場合には、維持電圧Vhが高耐圧半導体素子の耐圧よりも低くなりやすい。このため、NPNトランジスタは、高耐圧半導体素子の保護の用途にほとんど使用されることがなかった。
【0004】
しかしながら、近年、維持電圧Vhを向上させたNPNトランジスタの構造が提案され、高耐圧半導体素子の静電気保護にもNPNトランジスタが使用されるようになっている。例えば、特許文献1は、コレクタコンタクト領域に深い高濃度N型拡散層を備えた静電気保護用NPNトランジスタの構造を開示している。図10は、特許文献1に開示された半導体集積回路装置の静電気保護素子を示す断面図である。
【0005】
図10に示すように、当該静電気保護用NPNトランジスタは、P型半導体基板101上に形成された低濃度N型拡散層103(以下、N--型拡散層103という。)を備える。当該N--型拡散層103の表面部には、NPNトランジスタのベースとなるP型拡散層105が形成され、当該P型拡散層105の表面部にNPNトランジスタのエミッタとなる高濃度N型拡散層106(以下、N++型拡散層106という。)が形成されている。また、P型拡散層105から横方向に所定距離離れたN--型拡散層103には、NPNトランジスタのコレクタ領域の一部を構成する高濃度N型拡散層104(以下、N+型拡散層104という。)が、P型拡散層105より深く、かつP型半導体基板101にまで到達する深さにわたって形成されている。
【0006】
N--型拡散層103の周囲には、低濃度P型拡散層102(以下、P-型拡散層102という。)と、P-型拡散層102の表面部に形成された高濃度P型拡散層110とで構成されたP型分離層が設けられている。また、P型拡散層105のコンタクト領域およびN+型拡散層104のコンタクト領域には、それぞれ、オーミック接触のための高濃度P型拡散層107(以下、P+型拡散層107という。)および高濃度N型拡散層109(以下、N++型拡散層109という。)が形成されている。
【0007】
以上の構成を有する静電気保護用NPNトランジスタは、図10に示すように、ベースコンタクトであるP+型拡散層107とエミッタであるN++型拡散層106とがアルミ配線等でショートされ、GND(接地電位)等の最低電位に接続される。また、コレクタコンタクトであるN++型拡散層109は、半導体基板101上に形成されている、入出力端子130(以下、入出力PAD130という。)および内部回路140にアルミ配線等で接続される。ここで、内部回路140は、上述の内部素子により構成された回路であり、半導体集積回路装置の機能を実現する保護対象回路である。
【0008】
次に、以上の構成を有する静電気保護用NPNトランジスタを備える半導体集積回路装置に入出力PAD130からプラスサージが印加された場合の現象について図10、図11を参照しながら説明する。図11は、図10に示す静電気保護用NPNトランジスタの電圧電流特性を示す図である。図11において、横軸はコレクタ電位に対応し、縦軸はコレクタ電流に対応する。
【0009】
入出力PAD130にプラスサージが印加された場合、コレクタ電位の上昇に起因して、P型拡散層105とN--型拡散層103とにより構成されるコレクタ・ベース間のPN接合において、特に、曲率が大きい領域でアバランシェブレークダウンが発生する(図11 BVCBO)。ブレークダウンが発生すると、ブレークダウンに起因してP型拡散層105中に電流が流れる。当該電流と、P型拡散層105自身の抵抗とによってP型拡散層105の電位(ベース電位)は上昇する。そして、上記プラスサージによりコレクタ電位がさらに上昇すると、ベース電位がNPNトランジスタのオン電圧に到達し、NPNトランジスタがバイポーラ動作を開始する(図11 トリガー点(Vtr,Itr))。
【0010】
NPNトランジスタがバイポーラ動作を開始すると、N++型拡散層106からN--型拡散層103へ大量の電子が注入される。図10に示す構成では、N++型拡散層106直下のN--型拡散層103は不純物濃度が比較的低いため、N++型拡散層106から注入された電子がN--型拡散層103領域で過剰となる。この過剰な電子を中和させるため、P型拡散層105からホールが注入される。N++型拡散層106直下のN--型拡散層103領域は、ホールが注入されたことにより、あたかもベースであるかのように振る舞うようになる。このとき、N--型拡散層103は、N型層ではなくキャリア電荷に対して中性領域となるため、電流に対する実効的な抵抗成分が減少し、コレクタ電位が低下する。当該状態は、NPNトランジスタが飽和している状態である。その結果、コレクタ電位はトリガー電圧Vtrから、当該飽和状態でのNPNトランジスタのエミッタ接地直流電流増幅率hFE(以下、単に電流増幅率hFEという。)に依存する値であるコレクタ・エミッタ間維持電圧Vhまで低下する。
【0011】
また、このとき、上述のN--型拡散層103の中性領域はP型半導体基板101にまで到達し、P型半導体基板101領域の一部もN++型拡散層106直下のN--型拡散層103の領域と同様にベースとして動作する。したがって、見かけ上のベース幅が非常に広くなるためNPNトランジスタの電流増幅率hFEが小さくなり、維持電圧Vhは高く保たれる。このようなベース領域の拡大は、静電気保護用NPNトランジスタでは、P型半導体基板101とN--型拡散層103との境界に、高不純物濃度のN型埋め込み拡散層が形成されないことに起因して発生する。
【0012】
なお、静電気保護用NPNトランジスタの維持電圧Vhが内部回路140の動作耐圧VA(内部回路140を構成する内部素子が有効に動作する最大電圧あるいは最大定格で定義される電圧)より低い場合、半導体集積回路装置が通常動作しているときに瞬間的なノイズ等が入力されることによって静電気保護用NPNトランジスタがバイポーラ動作することになる。この場合、入出力パッド130から入力される信号が、内部回路140に入力されなくなり、半導体集積回路装置は正常に動作することができない。また、静電気保護用NPNトランジスタが電源端子に接続されている場合は、コレクタが内部回路140の動作電源電圧に固定され、電源からの過剰供給電流によって静電気保護用NPNトランジスタが破壊する。このため、静電気保護用NPNトランジスタの維持電圧Vhは内部回路140の動作耐圧VA以上であることが要求される。
【0013】
コレクタ電位が維持電圧Vhまで低下した後、コレクタ電位は、コレクタ電流の増加に伴って維持電圧Vhから破壊電圧Vt2まで、コレクタN+型拡散層104に依存したコレクタ抵抗に応じて上昇し続ける(図11に示すバイポーラ動作領域)。図10に示す構成では、コレクタ領域のN+型拡散層104は不純物濃度が高いため、N+型拡散層104はP型拡散層105から注入されたホールでベース化することなくコレクタとして機能し続ける。そして、破壊電圧Vt2に達した後はNPNトランジスタ内部の発熱で熱暴走し、熱破壊に至る(図11 破壊点(Vt2,It2))。
【0014】
以上のような動作をするNPNトランジスタは、破壊電圧Vt2が内部回路140を構成する内部素子の不可逆な破壊電圧VB以下であり、かつ維持電圧Vhが動作耐圧VA以下にならないため、高耐圧半導体素子を保護する静電気保護素子として使用することができる。
【特許文献1】特開2006−128293号公報
【発明の開示】
【発明が解決しようとする課題】
【0015】
しかしながら、特許文献1が開示するN+型拡散層104は、基板表面から比較的深い位置にわたって形成されている。例えば、高耐圧MOS(Metal Oxide Semiconductor)素子と低耐圧MOS素子とが混載される半導体集積回路装置を形成するための製造プロセスにおいては、このような深い高濃度拡散層は、双方の素子を形成するためには使用されない。したがって、特許文献1が開示する構造を実現するためには、N+型拡散層104を形成するために、専用のフォトマスクを用いて拡散層を形成するという追加工程が必要であり、プロセスコストが高くなるという問題があった。
【0016】
前記に鑑み、本発明は、特別な工程を追加することなく、高耐圧半導体素子を保護することができる静電気保護素子を提供することを目的とする。
【課題を解決するための手段】
【0017】
前記の課題を解決するため、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る静電気保護素子は、第1導電型の半導体基板と、当該半導体基板に形成された、第1導電型とは反対導電型である第2導電型の第1不純物層を備える。当該第1不純物層内には、ゲートとして動作する第1導電型の第2不純物層を備える。当該第2不純物層には、カソードとして動作する第2導電型の第3不純物層を備える。また、第2不純物層から一定距離離間した第1不純物層内には、第2導電型の第4不純物層を備える。当該第4不純物層内には、アノードとして動作する第1導電型の第5不純物層と、第2導電型の第6不純物層とを備える。そして、本静電気保護素子は、第4不純物層の不純物濃度が第1不純物層の不純物濃度よりも高く、かつ第4不純物層の底部が第2不純物層の底部より深くなっている。本発明において、第1導電型と第2導電型とは互いに反対の導電型である。すなわち、第1導電型がP型であれば第2導電型はN型であり、第1導電型がN型であれば第2導電型はP型である。
【0018】
この静電気保護素子は、アノードとなる第1導電型の第5不純物層を備えているため、第2導電型の第4不純物層に過剰な電流が流れた際、その過剰なキャリアを打ち消す反対導電型のキャリアを第5不純物層から容易に供給することができる。このため、第4不純物層のベース化を促進することができ、静電気保護素子の動作電圧を内部素子の破壊電圧以下にすることができる。また、第1導電型と第2導電型の両方のキャリアが電流として作用するため、電流能力が高まり、保護素子の面積をより小さくすることができる。
【0019】
上記静電気保護素子において、第5不純物層の不純物濃度は第4不純物層の不純物濃度よりも高いことが好ましい。
【0020】
また、上記静電気保護素子は、入出力端子、電源端子および被保護回路を有する半導体装置に内蔵される場合、第2不純物層および第3不純物層は、半導体装置の最低電位に共通接続され、第5不純物層および第6不純物層は、入出力端子と被保護回路との両方、または電源端子と被保護回路との両方に共通接続されることが好ましい。また、この構成では、第5不純物層および第6不純物層は、それぞれ独立に被保護回路に接続されてもよい。
【0021】
さらに、上記静電気保護素子は、第2導電型のウェル層内に形成された高耐圧半導体素子と、第2導電型のウェル層内に形成された低耐圧半導体素子とを含む被保護回路を有する半導体装置に内蔵される場合、高耐圧半導体素子が形成される第2導電型のウェル層および第1不純物層が同一の不純物プロファイルを有し、低耐圧半導体素子が形成される第2導電型のウェル層および第4不純物層が同一の不純物プロファイルを有することが好ましい。また、被保護回路が、第1導電型の高濃度不純物層を含むコンタクト層を有する半導体素子と、第2導電型の高濃度不純物層を含むコンタクト層を有する半導体素子とを含む場合、第1導電型のコンタクト層および第5不純物層が同一の不純物プロファイルを有し、第2導電型のコンタクト層、第3不純物層および第6不純物層が同一の不純物プロファイルを有することが好ましい。ここで、不純物プロファイルとは、不純物層の深さ方向の不純物濃度分布を指す。また、同一の不純物プロファイルは、実質的な同一を含む。すなわち、同一の不純物導入工程で同時に形成された各不純物層の不純物プロファイルは同一である。
【0022】
なお、第1不純物層は、エピタキシャル成長法によって形成することができる。また、第4不純物層の底部は第1不純物層の底部より深い、あるいは同一深さであることが好ましい。
【発明の効果】
【0023】
本発明によれば、従来技術のような特別な工程を使用した不純物層の形成や、内部素子に接続する保護抵抗の挿入等を行うことなく内部素子を保護することができ、かつ占有面積がより小さい静電気保護素子を提供することができる。
【発明を実施するための最良の形態】
【0024】
以下本発明の実施形態に係る静電気保護素子について、図面を参照しながら説明する。以下の実施形態では、P型の半導体基板上に、静電気保護素子を含む半導体集積回路装置を形成する事例により本発明を具体化している。なお、以下の実施形態における各不純物領域の導電型を反対導電型とした場合でも、同様の効果を得ることができる。
【0025】
図1は本発明に係る一実施形態の静電気保護素子を示す断面図であり、図2は当該静電気保護素子の動作を説明する電圧電流特性図である。また、図3は当該静電気保護素子の等価回路図であり、図4は等価回路と断面構造との対応を示す図である。さらに、図5および図6は当該静電気保護素子の動作を説明する断面図である。なお、図1、図3および図4から理解できるように、本実施形態の静電気保護素子はサイリスタ構造を有する。このため、以下では、サイリスタに固有の部分名称を用いて本実施形態の静電気保護素子を説明する。また、後述のように、本実施形態の静電気保護素子は、オン状態となるまでは、NPNトランジスタと同様の動作をするため、図1、図4〜図6では、サイリスタに固有の部分名称にNPNトランジスタに固有の部分名称を併記している。
【0026】
図1に示すように、本実施形態における静電気保護素子は、単結晶シリコン等からなるP型半導体基板1の表面部にN型の低濃度不純物領域からなる第1不純物層3(以下、N--型不純物層3という。)を備える。N--型不純物層3の表面部には、サイリスタのゲートとして機能する、P型の不純物領域からなる第2不純物層5(以下、P型不純物層5という。)が形成されている。当該P型不純物層5の表面部には、サイリスタのカソードとして機能する、N型の高濃度不純物領域からなる第3不純物層6(以下、N++型不純物層6という。)が形成されている。また、P型不純物層5の表面部には、N++型不純物層6と離間してP型の高濃度不純物領域からなる不純物層7(以下、P+型不純物層7という。)が形成されている。P+型不純物層7は、P型不純物層5と後述の金属電極とのオーミック接触を実現するコンタクト層として機能する。
【0027】
P型不純物層5からから横方向(基板表面に沿う方向)に所定距離離れたN--型不純物層3には、N型の低濃度不純物領域からなる第4不純物層4(以下、N-型不純物層4という。)が形成されている。当該N-型不純物層4はN--型不純物層3よりも高い不純物濃度を有し、かつN-型不純物層4の底部(接合深さ)は、P型不純物層5の底部より深くなっている。当該N-型不純物層4の表面部には、サイリスタのアノードとして機能するP型の高濃度不純物領域からなる第5不純物層8(以下、P+型不純物層8という。)が形成されている。また、P+型不純物層8の形成領域とは異なるN-型不純物層4の表面部には、N型の高濃度不純物領域からなる第6不純物層9(以下、N++型不純物層9という。)が形成されている。N++型不純物層9は、N-型不純物層4と後述の金属電極とのオーミック接触を実現するコンタクト層として機能する。本構成では、P+型不純物層8とN++型不純物層9とが隣接して形成されている。
【0028】
また、N--型不純物層3の周囲にはP型分離層が設けられている。本実施形態では、P型分離層は、P型の低濃度不純物領域からなる不純物層2(以下、P-型不純物層2という。)と、P-型不純物層2の表面部に形成されたP型の高濃度不純物領域からなる不純物層10(以下、P+型不純物層10という。)とで構成されている。また、上述のN++型不純物層6、P+型不純物層7、P+型不純物層8、N++型不純物層9上には各不純物層にオーミック接触する金属電極31、32、33、34がそれぞれ設けられている。当該金属電極31〜34は、P型半導体基板1上に形成された層間絶縁膜20に形成された貫通孔内に設けられている。さらに、P型半導体基板1の表面には素子分離絶縁膜11が形成されており、図1の例では、P型不純物層5、P+型不純物層7、P+型不純物層8、N++型不純物層9が、素子分離絶縁膜11の間に露出している。
【0029】
なお、本実施形態の静電気保護素子には、N型の高濃度不純物領域からなる埋め込み不純物層は形成されておらず、N--型不純物層3はP型半導体基板1に接する状態で形成されている。また、層間絶縁膜20の上層には、他の配線層や他の層間絶縁膜が形成されているが、本発明に直接関連しないため、本実施形態での説明および図1での図示を省略する。
【0030】
以上の構成を有する本実施形態の静電気保護素子は、N++型不純物層6とN++型不純物層9とを同一の不純物導入工程において同時に形成することができる。また、P+型不純物層7、P+型不純物層8およびP+型不純物層10も、同一の不純物導入工程において同時に形成することができる。
【0031】
特に、上記静電気保護素子を、高耐圧MOS素子と低耐圧MOS素子とが混載された半導体集積回路装置に組み込む場合、N--型不純物層3、N-型不純物層4、N++型不純物層6、N++型不純物層9、P+型不純物層7、P+型不純物層8およびP+型不純物層10は、以下のように形成することができる。なお、高耐圧MOS素子とは、例えば、液晶パネル等の駆動用半導体集積回路装置において、駆動用信号を出力する出力回路等に使用される比較的高い素子耐圧(例えば、20V以上)を有する、MOS型トランジスタ等のMOS素子である。また、低耐圧MOS素子とは、例えば、液晶パネル等の駆動用半導体集積回路装置において、上記出力回路の動作を制御するロジック回路(CMOS回路)等に使用される比較的低い耐圧(例えば、10V未満)を有するMOS型トランジスタ等のMOS素子である。
【0032】
この場合、N--型不純物層3は、高耐圧MOS素子用のN型ウェル層と同一の不純物導入工程において同時に形成することができる。また、N-型不純物層4は、低耐圧MOS素子用N型ウェル層と同一の不純物導入工程において同時に形成することができる。P型不純物層5は2重拡散等により形成される高耐圧MOS素子用のボディ層と同一の不純物導入工程において同時に形成することができる。さらに、N++型不純物層6およびN++型不純物層9は、NチャネルMOS素子のソース層、ドレイン層が備える高濃度不純物層を形成する不純物導入工程において同時に形成することができ、P+型不純物層7、P+型不純物層8およびP+型不純物層10は、PチャネルMOS素子のソース層、ドレイン層が備える高濃度不純物層を形成する不純物導入工程において同時に形成することができる。したがって、本実施形態の静電気保護素子は、N-型不純物層4を形成するための特別な工程を追加する必要がなく、高耐圧MOS素子と低耐圧MOS素子とを形成する一連の製造工程において製造可能である。なお、高耐圧半導体素子および低耐圧半導体素子としてMOS素子を例示したが、高耐圧用のウェル層内に形成される高耐圧半導体素子と、低耐圧用のウェル層内に形成される低耐圧半導体素子であれば、MOS素子に限らずバイポーラ素子等であってもよい。
【0033】
上記静電気保護素子における各不純物層の不純物濃度は、例えば、以下のように設定することができる。P型半導体基板1は1.0×1015/cm3程度、N--型不純物層3は1.0×1015/cm3〜3.0×1016/cm3程度、P型不純物層5は1.0×1017/cm3〜2.0×1018/cm3程度、N++型不純物層6は5.0×1018/cm3〜5.0×1020/cm3程度、N-型不純物層4はN--型不純物層3よりも高濃度かつ2.0×1015/cm3〜1.0×1017/cm3程度、P+型不純物層7は1.0×1019/cm3〜5.0×1020/cm3程度、P+型不純物層8は1.0×1019/cm3〜5.0×1020/cm3程度、N++型不純物層9は1.0×1019/cm3〜5.0×1020/cm3程度である。また、P-型不純物層2とP+型不純物層10とで構成されたP型分離層は1.0×1016/cm3程度以上の濃度であればよい。
【0034】
上述のように、当該静電気保護素子はサイリスタ構造を有する。したがって、図1に示す構造は、図3に示すようにNPNトランジスタ21とPNPトランジスタ22とを組み合わせた回路と等価である。すなわち、図4に示すように、N++型不純物層6、P型不純物層5、N--型不純物層3、N-型不純物層4により構成されるNPNトランジスタ21とP型不純物層5、N--型不純物層3、N-型不純物層4、P+型不純物層8からなるPNPトランジスタ22において、N++型不純物層6とP型不純物層5とがP+型不純物層7を通じて短絡され、P+型不純物層8とN-型不純物層4とがN++型不純物層9を通じて短絡されている。
【0035】
さて、以上の構造を有する静電気保護素子を半導体集積回路装置に組み込む場合、P+型不純物層7を通じてゲートとして機能するP型不純物層5に接続する金属電極32と、カソードとして機能するN++型不純物層6に接続する金属電極31とは、アルミ配線等によりGND(接地電位)等の最低電位に共通接続される。また、アノードとして機能するP+型不純物層8に接続する金属電極33とN++型不純物層9を通じてN-型不純物層4に接続する金属電極34とは、アルミ配線等により共通接続され、さらに、半導体基板1上に形成された入出力端子30(以下入出力PAD30という。)と内部回路40の入出力部との両方に接続される。ここで、内部回路40は、上述の高耐圧MOS素子や低耐圧MOS素子等の内部素子により構成された被保護回路であり、半導体集積回路装置の機能を実現する。なお、金属電極33と金属電極34とは、アルミ配線により一旦相互に接続され、その上でさらにアルミ配線により半導体基板1上に形成された電源端子と内部回路40の電源印加部との両方に接続されてもよい。また、金属電極33と金属電極34とは、アルミ配線により相互に直接接続されることなく、金属電極33と金属電極34のそれぞれが別々に内部回路40に接続されていてもよい。
【0036】
次いで、以上の構造を有する静電気保護素子の動作を図2〜図4を用いて説明する。なお、図2において、横軸はアノード電位に対応し、縦軸はアノード電流に対応する。
【0037】
入出力PAD30にプラスサージが印加された場合、アノードの電位上昇に起因して、P型不純物層5とN--型不純物層3とにより構成されるアノード・ゲート間のPN接合において、曲率が大きい領域でアバランシェブレークダウンが発生する(図2 BVAG)。ブレークダウンが発生すると、ブレークダウンに起因する電流(アノード電流)が、P型不純物層5とN--型不純物層3のPN接合を通じてP+型不純物層7まで到達する。当該電流とP型不純物層5自身の抵抗とによってN++型不純物層6(カソード)に隣接するP型不純物層5(ゲート)の電位は上昇する。
【0038】
ブレークダウン発生後、上記プラスサージによりさらにアノード電位が上昇すると、P型不純物層5のN++型不純物層6に隣接する部分の電位が、P型不純物層5とN++型不純物層6とで構成されるPN接合のオン電圧まで上昇し、静電気保護素子はバイポーラ動作を開始する(図2 第1トリガー点(Vtr1,Itr1))。すなわち、図3および図4に示すゲート内蔵抵抗25に流れる電流により、NPNトランジスタ21がオン状態になる。本構成では、P+型不純物層8とN++型不純物層9とが短絡されているため、後述のように、P型不純物層5にさらに大きな電流が流れPNPトランジスタ22がオン状態になるまでは、当該静電気保護素子はN++型不純物層9、N-型不純物層4、N--型不純物層3をコレクタ、P型不純物層5をベース、N++型不純物層6をエミッタとするNPNトランジスタ21として動作する。
【0039】
NPNトランジスタ21がバイポーラ動作を開始し、急激にアノード電流が増加した状態を、特に図5を参照して説明する。この状態では、電子がN++型不純物層6からP型不純物層5を通過してN--型不純物層3に注入される。このとき、N++型不純物層6直下のN--型不純物層3(図5に示す領域A1)では、N型不純物濃度が比較的低いため注入された電子が過剰となる。この過剰な電子を中和させるために、P型不純物層5からホールが注入され、N++型不純物層6直下のN--型不純物層3(領域A1)は、あたかも前記したNPNトランジスタ21のベースであるかのように振る舞うようになる。このとき、N++型不純物層6直下のN--型不純物層3(領域A1)は、N型層ではなくキャリア電荷に対して中性領域となる。そのため、N--型不純物層3を流れる電流に対する実効的な抵抗成分が減少し、アノード電位は、当該電流とN-型不純物層4、N++型不純物層9の抵抗成分に対応する電位まで低下する。その結果、アノード電位は第1トリガー点の電圧Vtr1から当該状態でのNPNトランジスタ21のエミッタ接地直流電流増幅率hFE(以下、電流増幅率hFEという。)に依存する値である維持電圧Vhまで低下する(図2参照。)。
【0040】
また、上記中性領域がP型半導体基板1にまで到達すると、当該P型半導体基板1の領域も同様にNPNトランジスタ21のベースとして動作するようになる(図5の領域A2)。したがって、NPNトランジスタ21の見かけ上のベース幅が非常に大きくなり、NPNトランジスタ21の電流増幅率hFEが小さくなる。すなわち、カソードからアノードにかけての見かけ上の抵抗が大きくなり、維持電圧Vhは高く保たれる。
【0041】
なお、本構成では、N-型不純物層4の不純物濃度がN--型不純物層3の不純物濃度に比べて高濃度であり、N-型不純物層4の底部(接合深さ)がP型不純物層5の底部よりも深い。そのため、図5に示すように、電子はN++型不純物層6からP型半導体基板1に向かって一旦縦方向に流れ、その後、N-型不純物層4を通ってアノード側に流れる(図5に示す矢印)。仮に、N-型不純物層4の不純物濃度がN--型不純物層3と同程度の低濃度であれば、N-型不純物層4もN--型不純物層3とほぼ同時にベース化するため、電子はP型半導体基板1に到達するほど深い領域を流れることなく、N--型不純物層3およびN-型不純物層4の極表面付近を流れる。このようにN--型不純物層3およびN-型不純物層4の極表面を電流が流れる場合、P型不純物層5側に位置するN++型不純物層9のP型不純物層5側で電流集中が発生することになり、不可逆な破壊に至ることになる。
【0042】
NPNトランジスタ21がバイポーラ動作を開始した後、上記プラスサージによりさらにアノード電位が上昇すると、N-型不純物層4の抵抗(図3、図4に示すコレクタ内蔵抵抗24)にしたがってアノード電流が増加する(図2 領域X)。このとき、一定以上の電流がN-型不純物層4に流れると、N型不純物濃度が比較的低いN-型不純物層4内の電子が過剰となる。N++型不純物層6から注入されN-型不純物層4に入った電子が過剰になると、当該電子を中和させるために、P+型不純物層8(アノード)からN-型不純物層4へホールが注入される。これにより、N-型不純物層4のベース化が促進されることになる。すなわち、P+型不純物層8の不純物濃度はP型半導体基板1に比べて高いため、P型半導体基板1のみからホールが注入される場合よりも短時間でN-型不純物層4の領域がベース化される。このベース化によりN-型不純物層4も、NPNトランジスタ21のベースのように動作するようになる。このとき、N-型不純物層4の領域は、注入されたホールによってN型層ではなく中性領域となるため抵抗成分が減少する。したがって、アノード電位が低下する。図2において、第2トリガー点(Vtr2,Itr2)は、このアノード電位の低下が開始する点である。また、図6は、N-型不純物層4の領域がベース化された状態を示す図であり、図6に示す領域Bがベース化したN-型不純物層4である。
【0043】
上記プラスサージによりさらにアノード電位が上昇し、アノード電流がさらに流れると、N++型不純物層9と金属電極34とのコンタクト部から、P+型不純物層8と金属電極33とのコンタクト部までに存在する抵抗(図3、図4に示すアノード内蔵抵抗23)に流れる電流により、N-型不純物層4の電位はPNPトランジスタ22がオン状態になる電圧に到達する。このように、PNPトランジスタ22がオン状態になることで、NPNトランジスタ21およびPNPトランジスタ22から構成されるサイリスタがオン状態になる。サイリスタがオン状態になると、サイリスタのオン抵抗にしたがって、アノード電圧およびアノード電流は上昇する(図2の領域Y)。そして、破壊電圧Vt2に達した後は、静電気保護素子内部の発熱で熱暴走し、熱破壊に至る(図2 破壊点(Vt2、It2))。
【0044】
以上説明した本実施形態の静電気保護素子が、半導体集積回路装置に対する静電気保護素子として機能するためには、維持電圧Vhが半導体集積回路装置の内部回路40の動作耐圧VA以上であり、かつ、動作電圧(第2トリガー点の電圧Vtr2)が内部回路40を構成する内部素子の不可逆な破壊電圧VB以下である必要がある。図7は、本実施形態の静電気保護素子の構造と、ブレークダウン電圧BVAG、第1トリガー点の電圧Vtr1、維持電圧Vhおよび動作電圧Vtr2との関係を説明するための図である。
【0045】
図7に示すように、本実施形態の静電気保護素子の維持電圧Vhおよび動作電圧Vtr2は、P型不純物層5端部とN-型不純物層4端部との最短距離C、およびP+型不純物層8と金属電極33との接触領域の端部とN++型不純物層9端部との最短距離Dに応じて設定することができる。すなわち、静電気保護素子の動作中に、P型不純物層5とN--型不純物層3とのPN接合においてN-型不純物層4側に広がる空乏層幅は、距離Cの大きさに応じて変化する。例えば、距離Cを大きくすると、P型不純物層5とN-型不純物層4間の耐圧が大きくなる。この場合、図2に示す、ブレークダウン電圧BVAGおよび第1トリガー点の電圧Vtr1は、高電圧側にシフトする。したがって、距離Cの大きさを変更することによりブレークダウン電圧BVAGおよび第1トリガー点の電圧Vtr1を調整することができる。
【0046】
また、上述のアノード内蔵抵抗23は、距離Dの大きさに応じて変化する。例えば、距離Dを大きくすると、P+型不純物層8自体の抵抗(図3のアノード内蔵抵抗23に相当する)が大きくなる。この場合、静電気保護素子の動作中において、P+型不純物層8と金属電極33との接触領域から、P+型不純物層8の接合端部(P+型不純物層8とN++型不純物層9とのPN接合)に至るまでの電圧降下が大きくなり、サイリスタをより早くオン状態にすることができる。すなわち、N-型不純物層4を早くホールで満たすことができ、第2トリガー点の電圧Vtr2(動作電圧)を下げることができる。
【0047】
続いて、本実施形態の静電気保護素子が備えるP+型不純物層8の作用効果について、比較例を参照しつつ、より詳細に説明する。図8は、上述した本実施形態の静電気保護素子から、アノードを構成するP+型不純物層8を除去した静電気保護素子(以下、比較例という。)の構造を示す断面図である。また、図9は、当該比較例の電圧電流特性図である。本比較例においてN-型不純物層4は、例えば、内部回路40として半導体基板上に形成される低耐圧PチャネルMOS型トランジスタのN型ウェル領域と同等の不純物濃度を有している。この比較例は、本発明に係る静電気保護素子が備えるP+型不純物層8を有していないため、NPNトランジスタとみなすことができる。このため、以下では、NPNトランジスタに固有の部分名称を用いて比較例を説明する。
【0048】
図8に示す、比較例の入出力PAD30にプラスサージが印加された場合、コレクタの電位上昇に起因して、P型不純物層5およびN--型不純物層3により構成されるコレクタ・ベース間のPN接合においてアバランシェブレークダウンが発生する(図9 BVCBO)。ブレークダウンが発生すると、P型不純物層5に電流が流れ、エミッタとして機能するN++拡散層6およびP型不純物層5により構成されるPN接合付近のP型不純物層5における電位(ベース電位)が上昇する。当該P型不純物層5の電位が、NPNトランジスタのオン電圧まで上昇すると、NPNトランジスタはバイポーラ動作を開始する(第1トリガー点(Vtr1,Itr1))。
【0049】
NPNトランジスタがバイポーラ動作を開始し、上記プラスサージによってさらに電流が増加すると、N++型不純物層6からP型不純物層5を通じてN--型拡散層3に注入された電子がN--型不純物層3内部で過剰となる。この過剰な電子を中和させるためP型不純物層5からN--型不純物層3にホールが注入される。そして、N++型不純物層6直下のN--型不純物層3は、NPNトランジスタのベースのように振る舞うようになる。このとき、N--型不純物層3はN型層ではなくキャリア電荷に対して中性領域となり、当該領域の実効的な抵抗成分が減少する。そして、N++型不純物層9の電位(コレクタ電位)が低下する。その結果、コレクタ電位は第1トリガー点の電位Vtr1から、当該状態でのNPNトランジスタのエミッタ接地直流電流増幅率hFEに依存する値であるコレクタ・エミッタ間の維持電圧Vhまで低下する。このN--型不純物層3の中性領域は下層のP型半導体基板1まで到達し、P型半導体基板1の表面部もベースとして動作するようになる。このようにして見かけ上のベース幅が非常に広くなることでNPNトランジスタの電流増幅率hFEはさらに小さくなり、維持電圧Vhを最小値としてコレクタ電圧は比較的高く保たれる(図9の領域X)。
【0050】
この後、N-型不純物層4の抵抗にしたがって、さらに電流が流れ、第2トリガー点(Vtr2,Itr2)に到達するとコレクタコンタクトであるN++型不純物層9下部のN-型不純物層4に過剰に注入された電子を打ち消すため、P型半導体基板1からN-型不純物層4にホールが注入される。これにより、この部分のN-型不純物層4もベースのように動作する。このとき、N-型不純物層4の領域はN型層ではなく中性領域となるため、コレクタ抵抗が減少し、コレクタ電位を下げる(図9の領域Y)。第2のトリガー点の電圧Vtr2、すなわち動作電圧は、主に低濃度N-不純物層4中を流れる電流とその抵抗で決定される。当該比較例では、N-不純物層4の不純物濃度が小さく、抵抗が大きいため比較的大きな電圧降下が発生する。その後、さらに電流が増加するとNPNトランジスタのコレクタ抵抗に従い、破壊電圧Vt2までコレクタ電位は上昇し続ける。そして、トランジスタ内部の発熱で熱暴走し、破壊に至る(図9 破壊点:(Vt2、It2))。
【0051】
以上のよう比較例の静電気保護素子の動作は、図9に示すように、維持電圧Vhは内部回路を構成する内部素子の動作耐圧VA以下にならないが、動作電圧すなわち第2トリガー点の電圧Vtr2が内部素子の不可逆な破壊電圧VBを越えてしまう。したがって、そのままでは内部回路40の保護素子として機能しない。そして、第2トリガー点の電圧Vtr2を内部素子の不可逆な破壊電圧VB以下とするためには、図8に示すように入出力PAD30と静電気保護素子のコレクタの接続点で内部回路40の前段に保護抵抗50を直列に挿入するという対策を講じなければならない。このように比較例の静電気保護素子では保護抵抗50を直列に挿入する必要があるため、保護抵抗50の分だけチップ面積が増大する。さらに、回路特性上保護抵抗50を挿入できない回路構成では、内部回路40を保護することは困難である。
【0052】
これに対し、本実施形態の静電気保護素子では第2トリガー点の電圧Vtr2を破壊電圧VB以下にできるため保護抵抗50を必要としない。したがって、保護抵抗50を形成する追加工程も必要としない。
【0053】
以上説明したように、本発明によるサイリスタ構造の静電気保護素子は、維持電圧Vhが内部回路を構成する内部素子の動作耐圧VA以上であり、動作電圧Vtrが内部素子の破壊電圧VB以下となるため、内部回路を構成する高耐圧半導体素子を保護することができる。また、同一半導体基板に搭載される半導体素子に必要とされる工程に加えて特別な工程を追加する必要もない。
【0054】
また、サイリスタとして動作する領域(図2の領域Y)では、電子とホールとの両方が動作電流に寄与する(キャリア電荷となる)。そのため、サージ保護動作に対して同等の電流能力を有する素子を、従来のNPNトランジスタ構造の静電気保護素子に比べて小さい占有面積で形成することができる。したがって、高耐圧素子を保護する静電気保護素子の占有面積を小さくすることができる。
【0055】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲内で種々の変形や応用が可能である。例えば、上述のN--型不純物層3は低濃度の不純物領域であればよい。したがって、基板表面からの不純物導入によって深さ方向に濃度分布を有する不純物層ではなく、均一濃度のエピタキシャル成長で形成した不純物層であってもよい。また、上記実施形態では、N-型不純物層4の接合深さをN--型不純物層3の接合深さと同一にした事例を説明したが、前記第2不純物層5の接合深さよりも深くなっていればよい。バイポーラ動作したときに流れる電流経路をより深い領域に形成する観点では、N-型不純物層4の接合深さはN--型不純物層3の接合深さよりも深くなっていてもよい。この場合、破壊に対してより強い半導体集積回路の静電気保護素子を実現することができる。
【産業上の利用可能性】
【0056】
本発明は、特殊な拡散層の形成や、保護抵抗の挿入なしに内部回路を保護することができる、占有面積が小さい静電気保護素子を提供することができ、静電気保護素子として有用である。
【図面の簡単な説明】
【0057】
【図1】本発明の一実施形態における静電気保護素子を構造示す断面図
【図2】本発明の一実施形態における静電気保護素子の電圧電流特性図
【図3】本発明の一実施形態における静電気保護素子の等価回路図
【図4】本発明の一実施形態における静電気保護素子の等価回路と構造との対応を示す断面図
【図5】本発明の一実施形態における静電気保護素子の動作状態を説明する断面図
【図6】本発明の一実施形態における静電気保護素子の動作状態を説明する断面図
【図7】本発明の一実施形態における静電気保護素子の特性調整を説明する断面図
【図8】本発明の比較例における静電気保護素子の構造を示す断面図
【図9】本発明の比較例における静電気保護素子の電圧電流特性図
【図10】従来の静電気保護素子の構造を示す断面図
【図11】従来の静電気保護素子の電圧電流特性図
【符号の説明】
【0058】
1 P型シリコン基板(半導体基板)
2 P-型不純物層(P型分離層)
3 N--型不純物層(第1不純物層)
4 N-型不純物層(第4不純物層)
5 P型不純物層(第2不純物層、ゲート)
6 N++型不純物層(第3不純物層、カソード)
7 P+型不純物層(ゲートコンタクト)
8 P+型不純物層(第5不純物層、アノード)
9 N++型不純物層(第6不純物層)
10 P+型不純物層(P型分離層)
11 素子分離絶縁膜
20 層間絶縁膜
21 NPNトランジスタ
22 PNPトランジスタ
23 アノード内蔵抵抗
24 コレクタ内蔵抵抗
25 ゲート内蔵抵抗
30 入出力PAD(入出力端子)
31、32、33、34 金属電極
40 内部回路(被保護回路)
50 保護抵抗
101 P型半導体基板
102 P-型拡散層(P型分離層)
103 N--型拡散層
104 N+型拡散層(コレクタ)
105 P型拡散層(ベース)
106 N++型拡散層(エミッタ)
107 P+型拡散層(ベースコンタクト)
109 N++型拡散層(コレクタコンタクト)
110 高濃度P型拡散層(P型分離層)
【特許請求の範囲】
【請求項1】
半導体基板に形成される静電気保護素子において、
第1導電型の半導体基板と、
前記半導体基板に形成された、前記第1導電型とは反対導電型である第2導電型の第1不純物層と、
前記第1不純物層内に形成され、ゲートとして動作する第1導電型の第2不純物層と、
前記第2不純物層内に形成され、カソードとして動作する第2導電型の第3不純物層と、
前記第2不純物層から一定距離離間して前記第1不純物層内に形成された第2導電型の第4不純物層と、
前記第4不純物層内に形成され、アノードとして動作する第1導電型の第5不純物層と、
前記第4不純物層内に形成された第2導電型の第6不純物層と、
を備え、
前記第4不純物層の不純物濃度は前記第1不純物層の不純物濃度よりも高く、かつ前記第4不純物層の底部が前記第2不純物層の底部より深いことを特徴とする静電気保護素子。
【請求項2】
前記第5不純物層の不純物濃度は前記第4不純物層の不純物濃度よりも高い、請求項1記載の静電気保護素子。
【請求項3】
前記静電気保護素子は、入出力端子、電源端子および被保護回路を有する半導体装置に内蔵され、
前記第2不純物層および前記第3不純物層は、前記半導体装置の最低電位に共通接続され、前記第5不純物層および前記第6不純物層は、前記入出力端子と前記被保護回路との両方に共通接続、または前記電源端子と前記被保護回路との両方に共通接続された請求項1または2記載の静電気保護素子。
【請求項4】
前記第5不純物層および前記第6不純物層は、それぞれ独立に前記被保護回路に接続された請求項3記載の静電気保護素子。
【請求項5】
前記第1不純物層がエピタキシャル成長法によって形成された請求項1から3のいずれか1項に記載の静電気保護素子。
【請求項6】
前記第4不純物層の底部が前記第1不純物層の底部より深い、あるいは同一深さである、請求項1から3のいずれか1項に記載の静電気保護素子。
【請求項7】
前記静電気保護素子は、第2導電型のウェル層内に形成された高耐圧半導体素子と、第2導電型のウェル層内に形成された低耐圧半導体素子とを含む被保護回路を有する半導体装置に内蔵され、
前記高耐圧半導体素子が形成される第2導電型のウェル層および前記第1不純物層が同一の不純物プロファイルを有し、
前記低耐圧半導体素子が形成される第2導電型のウェル層および前記第4不純物層が同一の不純物プロファイルを有する、請求項1から3のいずれか1項に記載の静電気保護素子。
【請求項8】
前記被保護回路が、第1導電型の高濃度不純物層を含むコンタクト層を有する半導体素子と、第2導電型の高濃度不純物層を含むコンタクト層を有する半導体素子とを含み、
前記第1導電型のコンタクト層および前記第5不純物層が同一の不純物プロファイルを有し、
前記第2導電型のコンタクト層、前記第3不純物層および前記第6不純物層が同一の不純物プロファイルを有する、請求項7記載の静電気保護素子。
【請求項1】
半導体基板に形成される静電気保護素子において、
第1導電型の半導体基板と、
前記半導体基板に形成された、前記第1導電型とは反対導電型である第2導電型の第1不純物層と、
前記第1不純物層内に形成され、ゲートとして動作する第1導電型の第2不純物層と、
前記第2不純物層内に形成され、カソードとして動作する第2導電型の第3不純物層と、
前記第2不純物層から一定距離離間して前記第1不純物層内に形成された第2導電型の第4不純物層と、
前記第4不純物層内に形成され、アノードとして動作する第1導電型の第5不純物層と、
前記第4不純物層内に形成された第2導電型の第6不純物層と、
を備え、
前記第4不純物層の不純物濃度は前記第1不純物層の不純物濃度よりも高く、かつ前記第4不純物層の底部が前記第2不純物層の底部より深いことを特徴とする静電気保護素子。
【請求項2】
前記第5不純物層の不純物濃度は前記第4不純物層の不純物濃度よりも高い、請求項1記載の静電気保護素子。
【請求項3】
前記静電気保護素子は、入出力端子、電源端子および被保護回路を有する半導体装置に内蔵され、
前記第2不純物層および前記第3不純物層は、前記半導体装置の最低電位に共通接続され、前記第5不純物層および前記第6不純物層は、前記入出力端子と前記被保護回路との両方に共通接続、または前記電源端子と前記被保護回路との両方に共通接続された請求項1または2記載の静電気保護素子。
【請求項4】
前記第5不純物層および前記第6不純物層は、それぞれ独立に前記被保護回路に接続された請求項3記載の静電気保護素子。
【請求項5】
前記第1不純物層がエピタキシャル成長法によって形成された請求項1から3のいずれか1項に記載の静電気保護素子。
【請求項6】
前記第4不純物層の底部が前記第1不純物層の底部より深い、あるいは同一深さである、請求項1から3のいずれか1項に記載の静電気保護素子。
【請求項7】
前記静電気保護素子は、第2導電型のウェル層内に形成された高耐圧半導体素子と、第2導電型のウェル層内に形成された低耐圧半導体素子とを含む被保護回路を有する半導体装置に内蔵され、
前記高耐圧半導体素子が形成される第2導電型のウェル層および前記第1不純物層が同一の不純物プロファイルを有し、
前記低耐圧半導体素子が形成される第2導電型のウェル層および前記第4不純物層が同一の不純物プロファイルを有する、請求項1から3のいずれか1項に記載の静電気保護素子。
【請求項8】
前記被保護回路が、第1導電型の高濃度不純物層を含むコンタクト層を有する半導体素子と、第2導電型の高濃度不純物層を含むコンタクト層を有する半導体素子とを含み、
前記第1導電型のコンタクト層および前記第5不純物層が同一の不純物プロファイルを有し、
前記第2導電型のコンタクト層、前記第3不純物層および前記第6不純物層が同一の不純物プロファイルを有する、請求項7記載の静電気保護素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−50328(P2010−50328A)
【公開日】平成22年3月4日(2010.3.4)
【国際特許分類】
【出願番号】特願2008−213884(P2008−213884)
【出願日】平成20年8月22日(2008.8.22)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成22年3月4日(2010.3.4)
【国際特許分類】
【出願日】平成20年8月22日(2008.8.22)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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