【課題】シリコン表面における発電面積を大きくしうるテクスチャーを効率良く形成する技術を提供する。
【解決手段】本発明は、シリコン基板の表面の自然酸化膜をドライエッチング法によって除去する自然酸化膜除去工程（Ｐ２）と、シリコン基板の表面をドライエッチング法によってテクスチャーを形成するテクスチャー形成工程（Ｐ４）と、シリコン基板の表面におけるテクスチャーの形成時にダメージを受けた層をドライエッチング法によって除去するダメージ層除去工程（Ｐ６）と、シリコン基板のテクスチャーの形状をウェットエッチング法によって丸めるテクスチャー丸め工程（Ｐ７）とを有する。自然酸化膜除去工程（Ｐ２）、テクスチャー形成工程（Ｐ４）、ダメージ層除去工程（Ｐ６）を同一の真空処理槽２内で行う。 （もっと読む）

【課題】ｈｉｇｈ−ｋ膜／メタルゲート構造を有する半導体素子のドライエッチングにおいて、メタルゲート部分を垂直にエッチングする。
【解決手段】減圧処理室２０４と、該減圧処理室に処理ガスを供給するガス供給手段と、前記減圧処理室内に、半導体基板を載置して保持する試料台２０５と、前記減圧処理室に供給された処理ガスに高周波エネルギを供給してプラズマを生成するプラズマ生成手段を備え、生成したプラズマにより前記半導体基板にプラズマエッチング処理を施す半導体加工方法において、前記試料台上に、ＨｆあるいはＺｒを含む高誘電率絶縁膜、ＴｉあるいはＴａを含む仕事関数制御金属導体膜、およびレジストを順次形成した半導体基板２０６を載置し、前記レジストを用いて前記導体膜をエッチング加工するに際して、前記試料台にオンオフ変調された基板バイアス電圧を印加する。 （もっと読む）

【課題】シリコン表面における発電面積を大きくするとともに、反射率のより低減が可能な技術を提供する。
【解決手段】本発明は、真空処理槽内に処理ガスを導入し、ドライエッチング法によってシリコン系処理対象物の表面をエッチングしてテクスチャーを形成する工程（Ｐ２、Ｐ３）を有するテクスチャー形成方法である。処理ガスとしては、三フッ化窒素ガス、塩素ガス及び酸素ガスを含有する混合ガスを用いる。本発明によれば、シリコン表面により深い微細なテクスチャーを形成することができる。 （もっと読む）

【課題】真空雰囲気において処理容器内の基板に対して処理ガスをプラズマ化したプラズマを供給してプラズマ処理を行うにあたって、面内均一性高く処理を行うこと。
【解決手段】基板を載置する載置台に対向するように、下面に多数のガス吐出孔が形成されたガスシャワーヘッドを処理容器の天壁に設けると共に、このガスシャワーヘッドの周囲における処理容器の天壁を誘電体により構成し、この誘電体上に基板の上方の処理領域の周囲に電磁誘導により前記基板の径方向に概略平行な電界を形成し、更にガスシャワーヘッドに負の直流電圧を印加する。 （もっと読む）

【課題】高誘電率絶縁膜上に仕事関数制御金属導体を堆積した構造の半導体において、素子を劣化させることなく微細加工を施す。
【解決手段】半導体基板１０１上に形成されたＨｆあるいはＺｒを含む絶縁膜１０２、該絶縁膜上に形成されたＴｉあるいはＴａあるいはＲｕを含む導体膜１０３を有し、該導電膜上に形成したレジスト１０７を用いて、プラズマ雰囲気中で前記導電膜を加工する半導体加工方法において、前記レジスト１０７を、水素を含み酸素を含まないガスのプラズマ雰囲気中で除去する。 （もっと読む）

【課題】孤立レジストパターンと密集レジストパターンを含むレジストマスクをトリミングし、被加工層をパターニングして得られる孤立加工パターンと密集加工パターンのパターン幅を一致させる。
【解決手段】半導体装置の製造方法は、被処理基板上の被加工層上に形成された孤立レジストパターンと密集レジストパターンを含むレジストマスクに対し、基板シース電圧が２０Ｖ以下の条件下でＡｒプラズマを照射し、前記孤立レジストパターンと密集レジストパターンとで、それぞれのパターン幅をトリミングする工程と、前記レジストマスクを使って、前記被加工層をエッチングし、前記孤立レジストパターンに対応して孤立加工パターンを、前記密集レジストパターンに対応して密集加工パターンを形成する工程と、を含むことを特徴とする。 （もっと読む）

【課題】装置の小型化および低コスト化が可能であるプラズマ処理装置を提供すること。
【解決手段】チャンバ１と、チャンバ１内に対向して配置される上部電極５およびウエハＷを支持する下部電極３と、プラズマ生成用の第１の高周波をイオン加速用の第２の高周波で変調し、変調されて形成された合成波を増幅して得られる高周波電力を下部電極３に印加する高周波電力供給機構２０とを具備し、高周波電力供給機構２０は、第１の高周波を発振する第１発振器３１と、第２の高周波を発振する第２発振器３２と、第１の高周波を前記第２の高周波で変調させる変調器３３と、変調度を調整する変調度調整部３４，３５と、得られた合成波を増幅して所定の高周波電力を生成する高周波電源２２と、マッチャー２３とを有する。 （もっと読む）

【課題】プラズマエッチング処理時において形状制御を容易に、かつ、適切に行うことができるプラズマエッチング処理方法を提供する。
【解決手段】プラズマエッチング処理方法は、処理容器１２内に設けられた保持台１４上に半導体基板Ｗを保持させる工程と、プラズマ励起用のマイクロ波を発生させる工程と、誘電板１６と保持台１４との間隔を１００ｍｍ以上とし、処理容器１２内の圧力を５０ｍＴｏｒｒ以上として、誘電板１６を介して処理容器１２内にマイクロ波を導入し、処理容器１２内にプラズマを発生させるプラズマ発生工程と、処理容器１２内にプラズマエッチング処理用の反応ガスを供給して、発生させたプラズマで半導体基板Ｗのプラズマエッチング処理を行う処理工程とを含む。 （もっと読む）

【課題】生産開始時に実験等により加工形状予測モデルのモデル係数を決定する手間を簡略化することと、予測モデル係数を変数として捉え、この係数を生産中に実験等の手間を掛けること無く自動的に更新する方法を提供する。
【解決手段】プラズマ処理装置を用いた半導体装置の製造システムおよび製造方法において、処理対象であるウエハの検査データからプラズマ加工後の形状を処理前に計算する加工形状予測モデルと、プラズマ処理条件に依存した加工形状を計算する応答曲面モデルを用いて、プラズマ加工後に所望の形状になるようにプラズマ処理条件を制御する構成において、この加工形状予測モデルが調整可能な予測モデル係数を有し、この予測モデル係数を自動的に較正する。 （もっと読む）

【課題】ＭＯＮＯＳ型のゲート電極を有するメモリセルと、通常のＭＯＳトランジスタの各ゲート電極を同時に加工できるようにする。
【解決手段】メモリセル領域のゲート電極Ｇは、シリコン基板１上にゲート絶縁膜４、トラップ膜５、ブロック膜６、電極膜７が積層されている。周辺回路領域のゲート電極ＧＰは、シリコン基板１上にゲート絶縁膜４、多結晶シリコン膜９、電極膜７が積層されている。また、多結晶シリコン膜９中には、下層側にシリコン窒化膜１０、上層側にシリコン酸化膜１１が直接接触しないように形成されている。ゲート一括加工時に、電極膜７をエッチングするときにシリコン酸化膜１１がストッパとなり、ブロック膜６加工時にシリコン窒化膜１０がストッパとなり、トラップ膜５加工時に多結晶シリコン膜９がストッパとなり、シリコン基板１がダメージを受けるのを防止できる。 （もっと読む）

【課題】マスク再作成を行わなくてもドライエッチングによって所望の寸法のパターンが得られるマスクの作製方法を提供する。
【解決手段】本発明に係るマスクの作製方法は、ドライエッチング装置のエッチング条件の過去のエッチング実績であるパターン密度と変換差を用意し、前記パターン密度と前記変換差を基に、パターン密度と変換差の関係による依存傾向を導き出し、マスクを作製しようとしている対象製品のパターン密度を設計データから算出し、その算出されたパターン密度と前記依存傾向から変換差を決定し、前記変換差を用いてマスクのパターン寸法を設計し、その設計に基づいてマスクを作製することを特徴とする。前記パターン密度とは、ウエハの全面積に対するパターンの合計の開口面積の割合（％）であり、前記変換差とは、レジストパターンの寸法と、得られたパターンの寸法との差である。 （もっと読む）

【課題】プラズマエッチングにおいて反応ガスのＨＦ濃度を高め、エッチングレートを向上させる。
【解決手段】フッ素含有原料とＨ_２Ｏ又はＯＨ基含有化合物とを含む原料ガスを大気圧近傍の生成部５のプラズマ空間５ｂに通し、ＨＦとＣＯＦ_２又はＦ_２とを含む反応ガスを生成する。反応ガスを輸送路１０で被処理物９の配置部２へ輸送し、エッチングを行なう。輸送工程中に反応ガスを凝縮部７で凝縮させて凝縮体を得、その後凝縮体を気化部８で気化させる。 （もっと読む）

【課題】微細なラインアンドスペースパターンを含むパターンを精度良く形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工材上に芯材を形成する工程と、前記芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成する工程と、前記被覆膜を前記芯材の側面に位置する部分を残して除去し、前記心材の側壁に側壁マスクを形成する工程と、前記被覆膜から前記側壁マスクを形成する前または後に、熱処理を施すことにより前記側壁マスクに加工する前または後の前記被覆膜を結晶化させる工程と、前記側壁マスクを形成し、かつ前記側壁マスクに加工する前または後の前記被覆膜を結晶化させた後、前記芯材を除去する工程と、前記芯材を除去した後、前記側壁マスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、を含む。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

【課題】寸法を制御すべき部位の寸法調整を可能とする半導体デバイスの製造方法、この方法に好適な半導体デバイスの製造装置を提供する。
【解決手段】開示される半導体デバイスの製造方法は、寸法を制御すべき部位の寸法を測定する寸法測定工程Ｓ８；寸法測定工程Ｓ８において得られた測定値が基準値よりも大きいか否かを判定する判定工程Ｓ９、Ｓ１１；および判定工程Ｓ９、Ｓ１１において測定値が基準値よりも大きいと判定された場合に部位を縮小する第１の工程と、判定工程において測定値が基準値よりも小さいと判定された場合に部位を増大する第２の工程とのいずれかを行う寸法調整工程；を含む。 （もっと読む）

【課題】
真空処理室の大気開放を行いウェットクリーニング後のシーズニングにかかる時間を短縮し、量産現場でのコスト削減に寄与できるプラズマ処理装置のシーズニング方法を提供する。
【解決手段】
ウェットクリーニング後のシーズニング方法において、前記ウェットクリーニング後、処理ガスにフッ素系ガスを含むガスを使用し、かつ処理室内壁アース部に到達するイオンのエネルギーが処理室内壁アース部に使用した材料のスパッタ率の閾値を超えるように制御する。 （もっと読む）

【課題】側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができる半導体装置製造方法および最適寸法設定プログラムを提供する。
【解決手段】本発明は、側壁プロセスにおけるパターン変換工程においてそれぞれ形成される各パターンの面内寸法ばらつき量から面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量から、面内寸法ばらつき量が少なくなるような各パターンの仕上がり寸法を設定するため、側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができるという効果を奏する。 （もっと読む）

【課題】シリコンのエッチングレートを高くでき、かつエッチングの質を良好にできるエッチング装置を提供する。
【解決手段】ノズルヘッド５１を移動方向ｂにＮ個並べる。被処理物９を移動方向ｂに相対移動させる。ノズルヘッド５１の対向面５２を被処理物９から距離Ｚ［ｍ］だけ隔てて対向させ、吹出し口５３からフッ化水素及びオゾンを含むエッチングガスを吹き出し、吸込み口５４から吸い込む。エッチングガスの流量は、被処理物９が前記移動方向に相対的に片道移動される間にエッチングされるシリコンの厚さが約ｔ［ｍ］となる量とする。ノズルヘッド５１の数Ｎは、Ｎ１≦Ｎ≦Ｎ２とする。
Ｎ１＝ｔ／（１×１０^−７）
Ｎ２＝５０００×ｔ／Ｚ^２ （ただし、Ｎ１の小数点以下は切り上げ、Ｎ２の小数点以下は切り捨てる。） （もっと読む）

【課題】エッチングの終点を精度良く判定できるようにする。
【解決手段】反応成分としてＨＦを含む処理ガスを吹出し口２１から吹き出して被処理物９０に接触させ、シリコン膜９３をエッチングする。吸引口２２から吸引した処理済みガスの一部を分析部５１に導入し、上記反応成分の濃度及び生成成分の濃度を分析する。判定部５２によって、上記２つの成分の濃度変化に基づき、エッチングの終点を判定する。 （もっと読む）

【課題】半導体素子の微細パターン形成方法を提供する。
【解決手段】被エッチング膜を備える基板上のセルブロック３４０内に第１方向に延びる第１部分５４２と、第１部分５４２と一体に形成されて第１方向とは異なる第２方向に延びる第２部分５４４と、をそれぞれ備える複数のモールドマスクパターン５４０を相互平行に配列されるように形成して、モールドマスクパターンブロック５４０Ａを形成するステップと、基板上に複数のモールドマスクパターン５４０それぞれの両側壁及び上面を覆う第１マスク層を形成するステップと、第１マスク層のうち相互隣接する２個のモールドマスクパターン５４０間で、モールドマスクパターン５４０の側壁を覆っている第１マスク層の第１領域は残り、第１マスク層を一部除去して第１マスクパターンを形成するステップと、を含む半導体素子の微細パターン形成方法。 （もっと読む）