【課題】抵抗変化材料に含まれる金属酸化物の反応生成物がＭＩＭ型素子の側壁に付着した場合でも、抵抗変化素子の性能を劣化させない素子構造を有する半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板上に下部電極３が配設され、下部電極３上に抵抗が変化する抵抗変化素子４が配設され、抵抗変化素子４上に上部電極５が配設され、抵抗変化層４と上部電極５の側壁面には、抵抗変化層４のドライエッチング時に発生した反応生成物８が付着している。上部電極５（第１領域）はトレンチ形状７に加工され、反応生成物８はトレンチ形状７となった分断された上部電極９（第２領域の）の側壁面に付着する。上部電極の第１領域５は、上部電極５上に配設されたプラグ１１に対して電気的に接続され、第２領域９は電気的に非接続であり、第１領域５と第２領域９とは、物理的に非接触構造である。 （もっと読む）

基板上にパターンを形成する方法は、基板上での間隔を置いた第一フィーチャの形成を含む。前記間隔を置いた第一フィーチャは対向する側壁を備える。前記間隔を置いた第一フィーチャの前記対向する側壁上に材料を形成する。前記対向する側壁のそれぞれで受けられる、このような材料の部分の組成は、前記対向する側壁のそれぞれの組成とは異なる。前記材料のこのような部分と前記間隔を置いた第一フィーチャの少なくとも一方を緻密化（高密度化）して、前記少なくとも一方を、前記少なくとも一方の他方から離して横方向に移動し、前記対向する側壁のそれぞれと前記材料のこのような部分との間に空隙空間を形成する。
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【課題】処理対象膜において形状の乱れが少ない開口部を形成することができる基板処理方法を提供する。
【解決手段】被処理膜３７と、被処理膜３７の上に形成された複数の小幅のライン３８ａからなるフォトレジスト膜と、各ライン３８ａの間において露出する被処理膜３７及びライン３８ａを覆うＳｉ酸化膜４０とを有するウエハにおいて、Ｓｉ酸化膜４０にエッチングを施してフォトレジスト膜の各ライン３８ａと被処理膜３７を露出させ、露出したフォトレジスト膜を選択的に除去し、さらに、残存するＳｉ酸化膜４０（一対のライン４２ａ，４２ｂ）にエッチングを施す。 （もっと読む）

【課題】微細化された３次元的なデバイスを実現し得る、半導体装置の製造方法を提供する。
【解決手段】開示される、本発明の一実施形態による、半導体装置の製造方法によれば、ライン・アンド・スペース状の第２の層１２を、第２の層１２が延在する方向と交わる方向に延びるライン・アンド・スペース状の第８の層２５をマスクとしてエッチングすることにより、二次元的に配列される第２の層１２を得、これにより下地層をエッチングすることにより、二次元的に配列されるピラーを形成することができる。 （もっと読む）

本発明の基板作製方法は、基板上に隔置された第１のフィーチャー及び隔置された第２のフィーチャーを形成する工程を含む。隔置された第１のフィーチャー及び隔置された第２のフィーチャーは互いに交互になるとともに、互いに間隔があけられる。隔置された第２のフィーチャーの水平幅トリミングを行う間に、隔置された第２のフィーチャーの幅は、隔置された第１のフィーチャーのどの水平幅よりも大きく水平方向にトリミングされる。第２のフィーチャーを水平方向にトリミングした後に、スペーサーが、隔置された第１のフィーチャーの側壁上及び第２のフィーチャーの側壁上に形成される。スペーサーは、隔置された第１のフィーチャーの組成とも、隔置された第２のフィーチャーの組成とも異なる組成からなる。スペーサーを形成した後に、隔置された第１のフィーチャー及び隔置された第２のフィーチャーが基板から除去される。基板はスペーサーから構成されるマスクパターンを通して処理される。他の実施形態が開示されている。 （もっと読む）

【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。 （もっと読む）

【課題】パターン有機膜にシリコン酸化膜を成膜して微細パターンを形成する際に、レジストパターンをスリミング処理する工程を削減することができ、プロセスのコストを低減することができるマスクパターンの形成方法及び微細パターンの形成方法を提供する。
【解決手段】半導体基板上に、薄膜を形成する工程Ｓ１１と、薄膜上に、レジスト膜を形成する工程Ｓ１２と、フォトリソグラフィ技術を用いて、レジスト膜を、所定のピッチを有するレジストパターンに加工するパターン加工工程Ｓ１３と、レジストパターンの形状を加工する形状加工工程Ｓ１４と、ソースガスと酸素ラジカル又は前記酸素含有ガスとを供給し、形状加工工程により形状を加工されたレジストパターン及び薄膜上に、酸化膜を成膜する成膜工程Ｓ１５とを具備する。形状加工工程Ｓ１４と、成膜工程Ｓ１５とを、酸化膜を成膜する成膜装置内で連続して行う。 （もっと読む）

【課題】側壁転写プロセスによりラインアンドスペースパターンを形成するときに、スペースの幅寸法を等しく形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層２０上に第１の絶縁膜１０、第２の絶縁膜１２、第３の絶縁膜１３を積層形成する工程と、ラインアンドスペースパターンのレジストをマスクとして絶縁膜１２および１３を異方性エッチングし、レジストを除去する工程と、絶縁膜１２および１３をスリミングし、ラインの断面形状をＴ字型の形状とするように加工する工程と、加工された絶縁膜１２および１３上に、これら絶縁膜１２および１３と異なる膜１７を形成する工程と、異なる膜１７を第２の絶縁膜１３の上面および第１の絶縁膜１０の上面が露出するまで異方性エッチングする工程と、絶縁膜１２および１３を除去後、第１の絶縁膜１０をエッチングする工程とを備えたものである。 （もっと読む）

【課題】側壁転写プロセスにおいて側壁パターンの曲がりを抑制する。
【解決手段】側壁パターンをマスクとする下地絶縁膜の加工を、フルオロカーボン系のガスを用いたドライエッチングにより行い、その際に、側壁をなすシリコン膜の膜厚をｘｎｍとすると、Ｖｄｃ＜４６ｘ−８９０の関係式を満たす自己バイアス電圧Ｖｄｃを基板に印加する。 （もっと読む）

【課題】プロセス処理のばらつきを低減し、半導体基板の加工精度を向上することでばらつきの少ない半導体装置を製造できる半導体装置の製造方法およびエッチング幅の補正方法を提供する。
【解決手段】開口部が形成されたシリコン窒化膜と、このシリコン窒化膜の側面を覆う側壁保護膜とをマスクとして、シリコン酸化膜およびシリコン基板の一部をエッチングすることにより、シリコン基板に素子分離用トレンチを形成する（Ｓ１０８）。側壁保護膜は、シリコン窒化膜に関して開口部に隣接する隣接部の幅の計測値に基づいて膜厚調整して形成された酸化膜の一部からなる。 （もっと読む）

【課題】簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成する。
【解決手段】ゲート電極を構成する多結晶シリコン膜７上に、下地材としてシリコン窒化膜８が積層され、その上面にシュリンクパターンを形成するための非晶質シリコン膜１２ａが分離形成される。非晶質シリコン膜１２ａは、フォトリソグラフィ処理でＷａの３倍の幅寸法４５ｎｍでパターニングされるが、スリミング技術で３０ｎｍに形成した上で、熱酸化により表層をシリコン酸化膜１５に変質させ、これによって寸法がＷａである１５ｎｍに形成される。シリコン酸化膜１５の上面に非晶質シリコン膜１６を形成してスペーサ加工を行うことで側壁部に非晶質シリコン膜１６ａを残存させる。この後、シリコン酸化膜１５を弗酸処理で剥離するとラインアンドスペースが１５ｎｍのシュリンクパターンを形成できる。 （もっと読む）

【課題】トレンチ開口部の緩やかな傾斜部の角度ゆらぎを低減することを課題とする。
【解決手段】半導体基板上の素子領域上にトレンチエッチマスクを形成する工程と、前記トレンチエッチマスクを用いて、前記半導体基板をエッチングすることで、第１の傾斜部を有する第１の溝を形成する工程と、前記トレンチエッチマスクの側壁と、前記第１の傾斜部の少なくとも一部を覆うサイドウォールスペーサーを形成する工程と、前記トレンチエッチマスクとサイドウォールスペーサーとを用いて、前記半導体基板をエッチングし、前記第１の傾斜部より急な第２の傾斜部を有する第２の溝を形成する工程を経ることで、第１の傾斜部と第２の傾斜部とから構成されるトレンチを形成することを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】微細なラインアンドスペースパターンを含むパターンを精度良く形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、被加工材上に芯材を形成する工程と、前記芯材の上面および側面を覆うようにアモルファス材料からなる被覆膜を形成する工程と、前記被覆膜を前記芯材の側面に位置する部分を残して除去し、前記心材の側壁に側壁マスクを形成する工程と、前記被覆膜から前記側壁マスクを形成する前または後に、熱処理を施すことにより前記側壁マスクに加工する前または後の前記被覆膜を結晶化させる工程と、前記側壁マスクを形成し、かつ前記側壁マスクに加工する前または後の前記被覆膜を結晶化させた後、前記芯材を除去する工程と、前記芯材を除去した後、前記側壁マスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、を含む。 （もっと読む）

【課題】内部に段差を有する高アスペクト比の凹部を高い加工精度で容易に形成することができるシリコン構造体の製造方法を提供する。
【解決手段】寸法Ｗまたは形状が異なる複数の開口部２１ａ〜２１ｆ，２２を備えたマスクパターン２を形成するマスクパターン形成工程と、複数の開口部２１ａ〜２１ｆ，２２に露出された基材１を同時に深さｄ１，ｄ２方向に異方性ドライエッチングして、深さｄ１，ｄ２の異なる初期凹部１１，１２を形成するエッチング工程と、複数の初期凹部１１，１２の内表面を酸化することにより、初期凹部１１，１２の各々の間に隔壁１ｗとして残存した基材１の全体を酸化して酸化部を形成する酸化部形成工程と、酸化部を除去して、凹部４を形成する酸化部除去工程と、を有することを特徴とする。 （もっと読む）

【課題】寸法を制御すべき部位の寸法調整を可能とする半導体デバイスの製造方法、この方法に好適な半導体デバイスの製造装置を提供する。
【解決手段】開示される半導体デバイスの製造方法は、寸法を制御すべき部位の寸法を測定する寸法測定工程Ｓ８；寸法測定工程Ｓ８において得られた測定値が基準値よりも大きいか否かを判定する判定工程Ｓ９、Ｓ１１；および判定工程Ｓ９、Ｓ１１において測定値が基準値よりも大きいと判定された場合に部位を縮小する第１の工程と、判定工程において測定値が基準値よりも小さいと判定された場合に部位を増大する第２の工程とのいずれかを行う寸法調整工程；を含む。 （もっと読む）

【課題】側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができる半導体装置製造方法および最適寸法設定プログラムを提供する。
【解決手段】本発明は、側壁プロセスにおけるパターン変換工程においてそれぞれ形成される各パターンの面内寸法ばらつき量から面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量から、面内寸法ばらつき量が少なくなるような各パターンの仕上がり寸法を設定するため、側壁プロセスを用いた場合において、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制することができるという効果を奏する。 （もっと読む）

【課題】側壁転写技術を用いてライン及びスペースの各幅寸法を微細化した場合に、良好なラインパターンを形成する。
【解決手段】本発明の半導体装置の製造方法は、被加工材４上に犠牲膜５を形成する工程と、犠牲膜５上にライン幅とスペース幅の比率が１対１のラインアンドスペースパターンにパターニングされたレジスト膜６を形成する工程と、レジスト膜６をスリミングしてライン幅寸法をスペース幅寸法の１／３にする工程と、レジスト膜６をマスクにして犠牲膜５を加工した後、レジスト膜６を除去する工程と、犠牲膜５のラインアンドスペースパターンのラインの側壁部に側壁膜９を形成する工程と、犠牲膜５を除去した後、側壁膜９のラインパターンを囲むように枠状の保護パターンを形成する工程と、ラインパターンおよび保護パターンをマスクに、被加工材４を加工する工程とを備えてなる。 （もっと読む）

【課題】１回の露光でより多くのホールを形成することが可能なホール形成方法を提供する。
【解決手段】ホール５１１、５１２の形成位置となる複数領域の内、一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。具体的には、４以上の複数領域の内、平面視において一の領域を囲む他の領域のシリコン酸化膜５１上に円柱を形成する。次いで、シリコン酸化膜５１及び円柱上にシリコン窒化膜を形成する。シリコン窒化膜はエッチバックされる。このエッチバックにより円柱を囲むサイドウォール５４１が形成される。円柱はエッチングされる。最後に、サイドウォール５４１をマスクにシリコン酸化膜５１をエッチングする。これにより一の領域に対応するホール５１２及び他の領域に対応するホール５１１が形成される。 （もっと読む）

【課題】製造工程を簡略化すると共に撮像部の暗電流を低減させる。
【解決手段】ＭＯＳトランジスタのゲート電極を形成するＧＰエッチ処理工程と、ゲート電極の側壁にサイドウォールを形成するＳＷエッチ処理工程と、ゲート電極およびサイドウォールの形成後にアニール処理を行うアニール処理工程とを有している。このアニール処理後にソース・ドレイン領域を形成するＳ／Ｄ前注入処理と、ＬＤＤ用不純物拡散領域を形成するＬＤＤ注入処理とを行う。 （もっと読む）

【課題】 素子分離用のトレンチと層間絶縁膜とを同時形成する技術を提供する。
【解決手段】 ＳＯＩ基板４の素子形成領域に半導体構造６〜１２を形成し、ＳＯＩ基板４の表面において素子形成領域を一巡する素子分離領域に対応する開口１６を有する酸化シリコン膜１４をＳＯＩ基板４の表面に形成する。シリコンをエッチングして酸化シリコンをエッチングしないエッチングガスと、そのエッチングガスによってエッチングされたシリコンと結合して副生成物を生成する添加ガスとが混合した混合ガスを用いてＳＯＩ基板４の表面をドライエッチングすることによって、開口１６から露出している範囲のＳＯＩ基板４にトレンチ１８を形成するとともに、酸化シリコン膜１４の表面に副生成物を堆積して層間絶縁膜２２を上記のトレンチ１８と同時に形成する。この層間絶縁膜２２は、その後の工程で除去されずに完成した半導体装置２に残存する。 （もっと読む）