【課題】半導体装置の信頼性及び生産性を向上させる。
【解決手段】本発明では、半導体基板上に形成させた第１の絶縁膜内に金属配線を配設し、配設した金属配線の表面に第１のプラズマ処理を施し、第１のプラズマ処理を施した金属配線の表面にシリコン系ガスを晒し、シリコン系ガスを晒した金属配線の表面に第２のプラズマ処理を施し、金属配線上にシリコン含有層を形成し、シリコン含有層上に第２の絶縁膜を形成するようにした。これにより、半導体装置の微細化に伴うエレクトロマイグレーションが抑制されると共に、ストレスマイグレーションが充分抑制され、半導体装置の電気的信頼性が向上し、生産性の高い半導体装置の製造方法が実現する。 （もっと読む）

【課題】電気的な特性が向上される半導体素子の形成方法を提供する。
【解決手段】この方法は、導電パターン１０５を有する半導体基板１００の上に絶縁膜１１０を形成する。絶縁膜をパターニングして導電パターンの一部を露出する開口部１１５を形成し、開口部の内壁及び絶縁膜の上部面に予備拡散防止膜１２０を形成する。予備拡散防止膜に酸素原子等を供給して第１拡散防止膜１２０ａを形成する。第１拡散防止膜により囲まれている開口部を埋める金属膜１５２を形成する。この方法により製造された半導体素子及び半導体素子の製造に利用する半導体クラスタ装備を提供する。 （もっと読む）

【課題】ソース／ドレイン電極用金属膜による基板のストレスを減少させて素子の製造歩留まりを向上させる。
【解決手段】基板と、前記基板上に位置し、ソース／ドレイン領域及びチャネル領域を有する半導体層と、前記半導体層を含む基板上に位置するゲート絶縁膜と、前記半導体層のチャネル領域に対応するように、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極を含む基板上に位置し、前記半導体層のソース／ドレイン領域に連結されるコンタクトホールを有する層間絶縁膜と、前記コンタクトホールを介してソース／ドレイン領域に連結されるソース／ドレイン電極と、を備え、前記ソース／ドレイン電極は、第１金属膜、第２金属膜及びこれら間に介在された金属酸化膜を有する。 （もっと読む）

【課題】イオン注入とホトリソグラフィーの工程数を削減できる構造をもつ薄膜トランジスタとすることで、製造にかかる時間を短縮した画像表示装置を提供する。
【解決手段】ゲート電極ＧＴを薄い下層金属ＧＭＢと上層金属ＧＭＴの積層構造とし、保持容量Ｃｓｔ部分の上層電極を下層金属ＧＭＢのみとする。そして、保持容量Ｃｓｔの下部電極用インプラを、薄い下層金属ＧＭＢを通過させて、ソース・ドレインのインプラと同時に行う。ＰＭＯＳＴＦＴのゲート電極も下層金属ＧＭＢのみとし、ソース・ドレインのインプラと閾値調整インプラを同じレジストを利用して行う。薄膜トランジスタと保持容量をこのような構造としたことで、ホト工程とイオン注入工程が各々１工程削減でき、より短時間で、より廉価に画像表示装置のためのアクティブ・マトリクス基板が得られる。 （もっと読む）

【課題】 Ｔｉ合金を用いることにより被処理体の表面の凹部におけるコーナエッチング耐性を向上させることができるバリヤ層を提供する。
【解決手段】被処理体２の表面に絶縁層６と導電層１２とを形成する際に前記絶縁層と前記導電層との間に介在されるバリヤ層１０において、このバリヤ層は、Ｔｉ（チタン）金属よりなる母材に、遷移金属群より選択された１又は２以上の金属を混合してなるＴｉ合金膜８８を含むように構成する。これにより、被処理体の表面の凹部におけるコーナエッチング耐性を向上させる。 （もっと読む）

【課題】本発明は、接着力が改善されて、良好な側面プロファイルを有する銅配線構造を提供する。本発明はまた、前記構造を有する配線形成方法を提供する。本発明はさらに、前記配線構造を含む薄膜トランジスタ基板を提供する。本発明はさらに、前記したような薄膜トランジスタ基板の製造方法を提供する。
【解決手段】配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法が提供される。配線構造は下部構造物上に形成された銅窒化物を含むバリヤ膜及びバリヤ膜上に形成された銅または銅合金を含む銅導電膜を含む。 （もっと読む）

【課題】配線材とバリアメタル層の密着性を向上させる。
【解決手段】第１の基板温度で、表面に凹部が形成された層間絶縁膜中及びその表面の酸
化種を放出させ、その後、前記第１の基板温度より低い第２の基板温度で、前記層間絶縁
膜の少なくとも一部と接触するようにして、Ｔｉ及びＮを含み、酸素（Ｏ）及び貴金属成分を除く全成分におけるＴｉ含有量が５０ａｔ％を超える層を形成する。次いで、前記層上にＣｕ金属層を形成して半導体装置を製造する。 （もっと読む）

【課題】コスト増を招くことなく高いインダクタンス値を得る。
【解決手段】半導体基板１０にインダクタ素子４０が形成される。粉末状の磁性体が分散された樹脂材で形成され、インダクタ素子４０を覆う磁性樹脂体３０、６６を備える。また、巻き線４１における配線間の隙間を埋めるように、透磁率の低い材料として非磁性の樹脂層４２が製膜されている。樹脂剤４２は磁性樹脂層３０を形成する材料の中、磁性体が添加されない樹脂で形成される。 （もっと読む）

【課題】写真製版におけるフォトマスクの重ね合わせズレが生じた場合にもエアギャップと上層配線層のビアホールとが接続することを防止できる半導体装置およびその製造方法を提供する。
【解決手段】絶縁層２、３は下地層１上に形成されている。絶縁層４は絶縁層２、３上に形成されている。複数の下層配線用導電層５のそれぞれは、絶縁層４を貫通して絶縁層３に達する配線用溝３ｃ内に形成されている。隣り合う下層配線用導電層５の間にエアギャップ８ｄが形成されており、エアギャップ８ｄと下層配線用導電層５との間に絶縁層４が配置されている。 （もっと読む）

【課題】低い配線抵抗，熱的安定性を有し，画素電極との接触抵抗特性が改善されたフラットパネルディスプレイ装置及びその製造方法を提供する。
【解決手段】フラットパネルディスプレイ装置は、基板１００と，該基板１００上に順次積層された耐熱性金属膜パターン１３１ａ，アルミニウム系金属膜パターン１３１ｃ，およびキャッピング金属膜パターン１３１ｄを備えるソース／ドレイン電極１３１と，を含み，耐熱性金属膜パターン１３１ａは，５００Å以下の厚さを有し，耐熱性金属膜パターン１３１ａとアルミニウム系金属膜パターン１３１ｃとの間には，拡散防止膜パターン１３１ｂがさらに含まれる （もっと読む）

【課題】下層配線のスパッタエッチングにより、接続孔の側壁に付着する導電性粒子に起因する不具合を防止するとともに、埋め込み特性および導通特性の悪化を防止する半導体装置の製造方法を提供する。
【解決手段】まず、基板上に設けられた層間絶縁膜７に、配線溝８ａと接続孔８ｂとからなるデュアルダマシン開口部８を形成する工程を行う。次に、下層配線５を露出させるように、デュアルダマシン開口部８の内壁を覆う状態で、犠牲膜２１を形成するとともに、下層配線５のスパッタエッチングを行う。次いで、犠牲膜２１の少なくとも表面側を、下層配線５に対して選択的に除去する。その後、デュアルダマシン開口部８に、導電膜を埋め込んで、配線溝８ａと接続孔８ｂとに上層配線とヴィアとをそれぞれ形成する工程を行うことを特徴とする半導体装置の製造方法である。 （もっと読む）

本発明の実施形態は、基板上に形成されたデバイスに高品質コンタクトレベル接続部を形成するプロセスを提供する。一実施形態において、基板上に物質を堆積させるための方法であって、基板を酸化物エッチング緩衝液にさらして、前処理プロセスで水素化シリコン層を形成するステップと、基板上に金属シリサイド層を堆積させるステップと、金属シリサイド層上に第一金属層（例えば、タングステン）を堆積させるステップと、を含む前記方法が提供される。酸化物エッチング緩衝液は、フッ化水素とアルカノールアミン化合物、例えば、エタノールアミン、ジエタノールアミン、又はトリエタノールを含有することができる。金属シリサイド層は、コバルド、ニッケル、又はタングステンを含有することができ、無電解堆積プロセスによって堆積させることができる。一例において、基板は、溶媒と金属錯体化合物を含有する無電解堆積溶液にさらされる。 （もっと読む）

【課題】相変化メモリ装置における良好な電気特性と良好な熱特性を両立させ、電極や配線の材料選択の自由度も高めて、大規模な相変化メモリ装置の量産を可能とすること。
【解決手段】ヒータ電極１１０と相変化層１１４の接触界面１１２の近傍で発生するジュール熱が、ヒータ電極１１０を介して下方に伝達され、下地の良導電性の金属コンタクトプラグから放熱されることを抑制するために、異種材料コンタクトプラグ１０４（１０６，１０８）を採用する。ヒータ電極１１０に接触する第１の導電材料プラグ１０６は、ヒータ電極１１０の構成材料と同種または同じ金属材料からなり、第２の導電材料プラグ１０８は、接地電位用プラグ１００や接地配線１０２と同種あるいは同じ金属材料からなる。両プラグ１０６，１０８は、共通のコンタクトホール内に積層形成される。 （もっと読む）

【課題】製造コストを抑えつつ、高精度の電子素子を形成できる電子基板の製造方法および電気工学装置の製造方法並びに電子機器の製造方法を提供する。
【解決手段】配線パターンを有する基板Ｐに対してマスク２２を貼着する工程と、マスク２２の開口部２２ａを介して配線パターンの一部を除去して抵抗素子を形成する工程とを備える。マスク２２は、基板Ｐに貼着される第１フィルム材２２Ａと、第１フィルム材２２Ａに剥離可能に貼り合わされる第２フィルム材２２Ｂとを有する。マスク２２の所定領域に開口部２２ａを形成し、開口部２２ａが形成されたマスク２２を負圧環境下で基板Ｐに貼着する。 （もっと読む）

【課題】薄膜トランジスタの静電破壊を抑制することができ、信頼性を高めた半導体装置およびその製造方法を提供する。
【解決手段】複数の薄膜トランジスタ１００により回路が形成された半導体装置であって、複数の薄膜トランジスタ１００に共通接続されたゲート配線２２が分割されており、分割されたゲート配線２２同士が、ゲート配線２２よりも上層に配置された接続配線２９により電気的に接続されている。 （もっと読む）

【課題】 １から５ｎｍの厚さの金属キャップを用いた改良されたオンチップＣｕ相互接続を提供する。
【解決手段】 開示されているのは、層間の誘電体又は誘電体拡散障壁層の堆積に先立って、１から５ｎｍの厚さの元素でＣｕダマシン配線の表面をコーティングする手順である。そのコーティングは、酸化に対する防御をもたらし、Ｃｕと誘電体の間の密着力を増し、そしてＣｕの界面拡散を減少させる。さらに、その薄いキャップ層はＣｕのエレクトロマイグレーション寿命を増し、応力により誘起されたボイド発生を減らす。選択された元素は、Ｃｕ配線間のショートを引き起こすことなしに、下層の誘電体中に埋込まれたＣｕの上に直接堆積することができる。これらの選ばれた元素は、酸素及び水に関する負の高い還元電位と、Ｃｕへの低い溶解度、及びＣｕとの化合物形成に基づいて選ばれている。 （もっと読む）

カルコゲニド型メモリ・デバイスにおいて導電性相互接続部の上側に金属キャップを形成する方法が提供され、該方法は、基板１０の上側に第１導電性材料の層２１を形成する工程と、基板及び第１導電性材料の上側に絶縁層２０を堆積させる工程と、絶縁層に開口２２を形成して、第１導電性材料の少なくとも一部分を露出させる工程と、絶縁層の上側に且つ開口内に第２導電性材料３０を堆積させる工程と、第２導電性材料を部分的に除去して開口内に導電性区域を形成する工程と、開口内の導電性区域を絶縁層の上面よりも低い高さまで凹ます工程と、開口内の凹まされた導電性区域の上側に第３導電性材料のキャップ４０を形成する工程と、キャップの上側にカルコゲニド型メモリ・セル材料のスタックを堆積させる工程と、カルコゲニド型メモリ・セル材料のスタックの上側に導電性材料を堆積させる工程とを備え、第３導電性材料は、コバルト、銀、金、銅、ニッケル、パラジウム、白金、及びそれらの合金の群の中から選択される。
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【課題】 機械的強度に優れると共に、低抵抗であって且つ絶縁膜に対する密着性の高いバリアメタル膜を有する半導体装置を提供する。
【解決手段】 基板（１）上に形成された絶縁膜（６）と、絶縁膜（６）中に形成された埋め込み金属配線（１０）と、絶縁膜（６）と金属配線（１０）との間に形成されたバリアメタル膜（Ａ１）とを備えた半導体装置において、バリアメタル膜（Ａ１）は、絶縁膜（６）が存在している側から金属配線（１０）が存在している側へ向かって順に積層されている金属酸化物膜（７）、金属化合物膜（８）及び金属膜（９）よりなる。金属化合物膜（８）の弾性率は、金属酸化物膜（７）の弾性率よりも大きい。 （もっと読む）