【課題】配線溝底部の面粗れを防止するエッチングストッパーを配線溝の底部となる領域に導入することで、デバイス速度の向上、デバイス信頼性の向上を可能とする。
【解決手段】多孔質絶縁膜を含む層間絶縁膜を備えた半導体装置の製造方法において、前記層間絶縁膜に配線溝２０を形成する前に、前記配線溝２０底部となる領域、すなわち接続孔が形成される絶縁膜１５上の配線溝が形成される領域に、前記層間絶縁膜の配線層が形成される絶縁膜１８とは異なる材質の絶縁膜パターン１７を形成する工程を備えている。 （もっと読む）

【課題】配線上にＳｉＣＮ膜を有する半導体装置において、ＳｉＣＮ膜から流出する不安定なＮによるレジストポイゾニングの発生を低減する。
【解決手段】ＳｉＣＮ膜を有する半導体装置の製造方法において、ＳｉＣＮ膜成膜時に一部に有機基を有する原料ガスとＨｅの流量比を１：４．２以上にする。または原料ガスの流量×原料ガスの有機基との結合数とＨｅの流量比を１：１．４以上にする。その結果、ＳｉＣＮ膜中のＳｉＮＨ基の増加を抑制し、膜ストレス変化とポイゾニング不良の発生を合わせて抑制することが半導体装置を提供する。 （もっと読む）

【課題】 低誘電率絶縁膜の比誘電率の増加を防止すると共にレジスト残渣を生じさせないレジスト除去を可能にする。
【解決手段】 レジストマスクをエッチングマスクにして、被処理基板上の有機成分含有の層間絶縁膜をＲＩＥで加工した後（Ｓ１、Ｓ２）、上記レジストマスクを除去するために、はじめに、第１の温度下において水素ラジカル照射をして（Ｓ３）、レジストマスク表面に形成されている変質層を水素化分解する改質層に変換する（Ｓ４）。その後、第１の温度より高い第２の温度下において水素ラジカル照射を行い（Ｓ５）、上記改質層およびレジストマスクをアッシング除去する（Ｓ６）。このようにして、上記層間絶縁膜の組成変化およびその比誘電率の増加がなく、しかもレジスト残渣の生じないレジスト除去が可能になる。 （もっと読む）

【課題】 触媒金属を堆積させる基板に依存することなく、基板を用いない場合でさえも、容易且つ確実にＣＮＴを形成する。
【解決手段】 触媒微粒子生成システムを用いて、シリコン基板１の絶縁膜２上にチタン・コバルト複合微粒子３を堆積した後、ＣＶＤ法によりチタン・コバルト複合微粒子３からＣＮＴ４を成長させる。 （もっと読む）

下にある層上に段階的な誘電体層を形成する方法であって、シリコン-炭素含有ガスと酸素含有ガスとキャリヤガスの混合物を阻止板と面板を備えたシャワーヘッドに流して、段階的な誘電体層の酸化物を多く含む部分を形成するステップであって、シリコン-炭素含有ガスが初期流量を持つ前記ステップと、シリコン-炭素含有ガスを第１中間流量で約０.５秒以上流すステップであって、第１中間流量が初期流量より大きい前記ステップと、シリコン-炭素含有ガスを第１中間流量より大きい最大流量で流して、段階的な誘電体層の炭素を多く含む部分を形成するステップと、を含む前記方法。 （もっと読む）

【課題】半導体基板の一面側に形成された半導体素子の電極端子と、この半導体基板の他面側に形成された外部接続端子用のパッドとを電気的に接続する距離を可及的に短距離にできる半導体装置を提供することにある。
【解決手段】半導体素子１２が一面側に造り込まれた半導体基板１０の半導体素子形成面側には、半導体素子１２の電極端子１２ａから半導体基板１０と電気的に絶縁されて延出されたパターン１４と、半導体素子１２及びパターン１４を覆う絶縁層１６とが形成され、 半導体基板１０の他面側には、パターン１４と電気的に接続された外部接続端子用のパッド３２が形成された半導体装置であって、該半導体基板１０の他面側に開口され且つ底面にパターン１４の半導体素子近傍の半導体基板側面が露出する凹部は、その側壁面を覆う絶縁層２２と、パターン１４の半導体基板側面に一端部が接続されていると共に、他端部が前記凹部の開口部を覆うように形成されたパッド３２に接続された金属から成る柱状導体部３０とによって充填されていることを特徴とする。 （もっと読む）

【課題】 半導体基板上に設けられる半田バンプの形状および高さのばらつきを抑制し、外部端子との接続不良を生じることのない半導体装置およびこれを備えた電子機器を提供する。
【解決手段】 第二の絶縁層１５を介して第一配線１４と第二配線１６を上下に設けてなる多層配線構造を備えた半導体装置１０において、第二の絶縁層１５の下に位置する第一配線１４に、第二の絶縁層１５の上に位置する第二配線１６が重なる部分であって、半田バンプが載置される領域１６ａを、第一配線１４の補助領域１４ａの上に配する。 （もっと読む）

半導体本体（６）と、半導体本体（６）に形成された集積回路（７）と、集積回路（７）を保護するように形成された不動態層（１４）と、試験接点構造（１５）とを備えるチップ（２）において、試験接点構造（１５）は、不動態層（１４）の下に位置する試験接点層（１６）と、試験接点層（１６）に接続される試験接点ブロック（１８）とを有し、試験接点ブロック（１８）の一部は不動態層（１４）の穴部（１７）を通って試験接点層（１６）へと突出するとともに試験接点層（１６）に接続し、試験接点ブロック（１８）は不動態層（１４）の上に位置する接点領域（２０）を有する。
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【課題】 化学的機械的研磨プロセスで研磨した後でほぼ擦り傷なしの表面が得られるような、その最上部表面の硬度が改善された軟金属導体を提供する。
【解決手段】 その後の化学的機械的研磨ステップで研磨後にほぼ擦り傷なしの表面が得られるように、十分大きい粒子サイズを有する粒子から構成される最上部層を有する、半導体素子に使用するための軟金属導体７８である。導電性軟金属構造の最上部層に軟金属構造の厚さの約２０％以上の粒子サイズを有する金属粒子を付着する。 （もっと読む）

【課題】チップ占有面積が小さく、自己共振周波数やＱ値を高くできるオンチップインダクタ及びその製造方法を提供する。
【解決手段】互いに対面するように配置される右巻スパイラル構造と左巻スパイラル構造とが、半導体基板に対して水平方向を軸に巻かれて構成される。そして、右巻スパイラル構造の中心端と左巻スパイラル構造の中心端とが接続される。巻軸方向から見て、右巻スパイラル構造を流れる電流の向きと左巻スパイラル構造を流れる電流の向きが等しく、これらの配線がそれぞれ近傍に位置している。 （もっと読む）

【課題】 ドライプロセスとフォトリソエッチングを組み合わせた工程の回数を低減することができるアクティブマトリクス基板の製造方法等を提供することを目的とする。
【解決手段】 アクティブマトリクス基板２０の製造方法において、第１方向又は第２方向のいずれか一方の配線４２が交差部５６において分断された格子パターンの配線４０，４２，４６を基板Ｐ上に形成する第１工程と、交差部５６及び配線４０，４２，４６の一部上に絶縁膜と半導体膜３０とからなる積層部を形成する第２工程と、積層部上に分断された配線４２を電気的に連結させる導電層４９、及び半導体膜３０を介して配線４２と電気的に接続される画素電極４５を形成する第３工程と、を有する。
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ボンディングパッド（２００）は第１ワイヤボンディング領域（２０２）と、第２ワイヤボンディング領域（２０４）と、を含む。一実施形態では、第１ワイヤボンディング領域（２０２）がパッシベーション（１８）を覆って延びる。別の実施形態では、ボンディングパッドはプローブ領域、第１ワイヤボンディング領域、及び第２ワイヤボンディング領域を有する。一実施形態では、プローブ領域及びワイヤボンディング領域がパッシベーション（１８）を覆って延びる。ボンディングパッドはどのような数のワイヤボンディング領域及びプローブ領域も有することができ、かつこれらの領域をどのような構成として有することもできる。ボンディングパッドが複数のワイヤボンディング領域を含むことができるので、マルチチップパッケージにおける場合のように単一のボンディングパッドへの複数のワイヤ接続を行なうことができる。ボンディングパッドがパッシベーションを覆って延びる形でパッドを設けることができるので、集積回路チップ面積を小さくすることもできる。
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【課題】 ｌｏｗ−ｋ膜のような疎水性膜を使用した多層配線構造において、層間絶縁膜に使用する疎水性膜とライナー膜又はバリア膜として使用する親水性膜との界面剥離の発生を防止する。
【解決手段】 電子デバイスは、図示しない基板上に形成された第１の層間絶縁膜１１の下層配線溝１１ａを埋め込むように形成された下層配線１２と、下層配線１２の上に形成されたバリア膜１３と、第１の層間絶縁膜１１及びバリア膜１３の上に形成された第２の層間絶縁膜１４とを備えている。そして、電子デバイスは、第１の層間絶縁膜１１と第２の層間絶縁膜１２とが接合している界面を有している。 （もっと読む）

【課題】貫通電極の形成に伴う半導体基板の金属汚染を抑制することができる半導体チップの製造方法を提供する。
【解決手段】一方表面に機能素子３が形成されたウエハＷの当該一方表面に、ウエハＷの厚さよりも浅い所定の深さの表面側凹所９を形成する。続いて、表面側凹所９内に非金属材料を供給して、当該非金属材料からなるダミープラグ８を形成する。次に、ウエハＷにおいて上記一方表面とは反対の面である裏面Ｗｒを機械的に研削して、ウエハＷを表面側凹所９の深さより小さな厚さに薄型化して、表面側凹所９をウエハＷを貫通する貫通孔にする。その後、この貫通孔内のダミープラグ８を除去し、さらに、この貫通孔内に金属材料を供給して貫通電極を形成する。 （もっと読む）

本発明の実施例によって、第一ＩＬＤ層と第二ＩＬＤ層との間にハードマスク層を有する装置が与えられる。ハードマスク層は、第一ＩＬＤ層および／または第二ＩＬＤ層にほぼ等しいｋ値を有する。 （もっと読む）

【課題】 低誘電率絶縁膜の比誘電率の増加を防止すると共にレジスト残渣を生じさせないレジスト除去を可能にする。
【解決手段】 ビアホール用開口３を有するレジストマスク４をエッチングマスクにして、第１キャップ層２ｃ、第１低誘電率膜２ｂを順次に反応性イオンエッチング（ＲＩＥ）でドライエッチングしビアホール５を形成する。そして、レジストマスク４の除去では、はじめに、上記ＲＩＥでレジストマスク４表面部に形成された変質層４ａに対して、ホットプレートにより空気雰囲気、３００℃温度、３分程度の熱処理を施すことで、変質層４ａを少なくともその一部が酸素と反応した改質層４ｂに変換させる。その後に、この改質層４ｂおよびレジストマスク４に水素ラジカルを照射して残渣のないレジスト除去を行う。 （もっと読む）

【課題】低誘電率層間膜材料を用いた多層配線におけるスタックビアの熱応力歪みによる信頼性低下を予め防ぐことを可能とするスタックビアレイアウト設計方法および半導体装置を提供する。
【解決手段】スタックビア設計レイアウト結果から温度変化による歪みによって故障発生可能性の高い危険スタックビア部を特定のスタックビア構造をもとに抽出し、その危険スタックビア部の温度変化歪み量を算出して所定の臨界歪み量を超える臨界スタックビアを抽出し、そのビアを含む領域に回路機能に変化を与えないように新規ビア構造を追加配置することで臨界スタックビアの歪み量を低減させて、信頼性の高いスタックビアのレイアウト結果を得る。また前記の特定のスタックビア構造を有しない半導体装置を構成する。 （もっと読む）

【課題】 半導体装置中のクラックの伝播を抑制し、他の領域に影響を与えないようにする。
【解決手段】 シリコン基板１０１上に設けられたＳｉＣＮ膜１０５およびＳｉＯＣ膜１０７を貫通する凹部の側面を覆う界面補強膜１１５を設ける。界面補強膜１１５はＳｉＯＣ膜１１３と連続一体に形成され、エアギャップ１１７を有する。 （もっと読む）

【課題】 低い比誘電率を有し、かつ望ましい特性を有する絶縁膜を有する半導体集積回路装置を提供することである。
【解決手段】 半導体集積回路装置は、層間絶縁膜の一部として比誘電率が２．５以下のＳｉＣ：Ｈ膜を含む。 （もっと読む）

【目的】 配線抵抗を低減させながら歩留まりを向上させたバリアメタル膜を形成することを目的とする。
【構成】 基体上に絶縁膜を形成する絶縁膜形成工程（Ｓ１０２〜Ｓ１０８）と、前記絶縁膜に開口部を形成する開口部形成工程（Ｓ１１０）と、ＰＶＤ法を用いて、前記絶縁膜上と開口部内とに第１のバリアメタル膜を形成する第１のバリアメタル膜形成工程（Ｓ１１６）と、その上に、ＣＶＤ法を用いて第２のバリアメタル膜を形成する第２のバリアメタル膜形成工程（Ｓ１１８）と、その上に、ＰＶＤ法を用いて第３のバリアメタル膜を形成する第３のバリアメタル膜形成工程Ｓ１２０）と、その上に、導電性材料を堆積させる堆積工程（Ｓ１１２，Ｓ１２４）と、を備え、前記絶縁膜上に形成された前記第１と第２と第３のバリアメタル膜の合計膜厚が、８ｎｍより小さくなるように形成することを特徴とする。 （もっと読む）