半導体チップの製造方法、半導体チップ、半導体装置の製造法および半導体装置
【課題】貫通電極の形成に伴う半導体基板の金属汚染を抑制することができる半導体チップの製造方法を提供する。
【解決手段】一方表面に機能素子３が形成されたウエハＷの当該一方表面に、ウエハＷの厚さよりも浅い所定の深さの表面側凹所９を形成する。続いて、表面側凹所９内に非金属材料を供給して、当該非金属材料からなるダミープラグ８を形成する。次に、ウエハＷにおいて上記一方表面とは反対の面である裏面Ｗｒを機械的に研削して、ウエハＷを表面側凹所９の深さより小さな厚さに薄型化して、表面側凹所９をウエハＷを貫通する貫通孔にする。その後、この貫通孔内のダミープラグ８を除去し、さらに、この貫通孔内に金属材料を供給して貫通電極を形成する。
【解決手段】一方表面に機能素子３が形成されたウエハＷの当該一方表面に、ウエハＷの厚さよりも浅い所定の深さの表面側凹所９を形成する。続いて、表面側凹所９内に非金属材料を供給して、当該非金属材料からなるダミープラグ８を形成する。次に、ウエハＷにおいて上記一方表面とは反対の面である裏面Ｗｒを機械的に研削して、ウエハＷを表面側凹所９の深さより小さな厚さに薄型化して、表面側凹所９をウエハＷを貫通する貫通孔にする。その後、この貫通孔内のダミープラグ８を除去し、さらに、この貫通孔内に金属材料を供給して貫通電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、厚さ方向に貫通する貫通孔を有する半導体チップおよびその製造方法、ならびに厚さ方向に貫通する貫通孔を有する半導体チップを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを含む半導体装置としてマルチチップモジュール（ＭＣＭ）がある。マルチチップモジュールでは、半導体装置内で複数の半導体チップを配線基板上に積層して、半導体装置の実装面積を小さくすることが試みられている。このような半導体装置において、半導体チップを厚さ方向に貫通する貫通孔内に貫通電極を設けて、この貫通電極により縦方向の電気的な接続を達成する場合がある。
【０００３】
図１３Ａないし図１３Ｈは、従来の貫通電極を有する半導体チップの製造方法を説明するための図解的な断面図である。このような製造方法は、下記特許文献１に開示されている。
一方表面（以下、「表面」という。）に機能素子（デバイス）１０１が形成された半導体ウエハ（以下、単に「ウエハ」という。）Ｗの表面に、機能素子１０１の側方の領域を露出させる開口１０３ａを有するハードマスク１０３が形成される。
【０００４】
次に、ハードマスク１０３をマスクとした反応性イオンエッチング（ＲＩＥ）により、機能素子１０１の側方の領域に、ウエハＷの厚さより浅い深さを有する表面側凹所１０２が形成され、さらに、ハードマスク１０３に、機能素子１０１の所定の部分を露出させるコンタクト孔１０３ｂが形成される。
続いて、開口１０３ａおよび表面側凹所１０２内の露出表面に、酸化シリコンからなる絶縁膜１０４が形成される。この状態が図１３Ａに示されている。
【０００５】
次に、以上の工程を経たウエハＷの表面側の全面に、導電性の拡散防止膜１０５が形成され（図１３Ｂ参照）、さらに、拡散防止膜１０５上に、図示しないシード層が形成される。そして、このシード層をシードとした電解めっきにより、開口１０３ａ、コンタクト孔１０３ｂおよび表面側凹所１０２の内部が、銅からなる金属膜１０６で埋められる。金属膜１０６は、コンタクト孔１０３ｂを介して機能素子１０１に電気的に接続される。この状態が、図１３Ｃに示されている。
【０００６】
次に、表面側凹所１０２、開口１０３ａおよびコンタクト孔１０３ｂ外の金属膜１０６および拡散防止膜１０５のうち、開口１０３ａ内とコンタクト孔１０３ｂ内とを接続するパターンを有する所定の領域以外の部分が除去される。この状態が、図１３Ｄに示されている。
次に、表面側凹所１０２、開口１０３ａおよびコンタクト孔１０３ｂ外の金属膜１０６の上に、ＵＢＭ層１０７およびバンプ１０８が形成される。ＵＢＭ層１０７は、金属膜１０６とバンプ１０８との間に形成される。この状態が、図１３Ｅに示されている。
【０００７】
続いて、ウエハＷの表面が図示しない支持体に貼り付けられ、ウエハＷの裏面Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、表面側凹所１０２は、貫通孔１１２となり、金属膜１０６がウエハＷの裏面Ｗｒに露出され、表面側凹所１０２および開口１０３ａ内の金属膜１０６は貫通電極１０９となる。貫通電極１０９と一体の金属膜１０６の残部は、貫通電極１０９と機能素子１０１とを電気的に接続する配線部材１１０として機能する。この状態が、図１３Ｆに示されている。
【０００８】
ウエハＷの裏面Ｗｒには、研削痕や研削時に受けたダメージを有する研削ダメージ層が存在している。この研削ダメージ層を除去するため、ウエハＷの裏面Ｗｒが５μｍ程度ドライエッチングされる。この際、貫通電極１０９、拡散防止膜１０５、および絶縁膜１０４はほとんどエッチングされず、ウエハＷの裏面Ｗｒから突出する。この状態が、図１３Ｇに示されている。
【０００９】
次に、ウエハＷの裏面Ｗｒ全面に酸化シリコンからなる裏面側絶縁膜１１１が形成され、さらに、裏面側絶縁膜１１１のうち貫通電極１０９、拡散防止膜１０５、および絶縁膜１０４を覆っている部分が研削により除去されて露出される（図１３Ｈ参照）。その後、ウエハＷが切断されて、貫通電極１０９を有する半導体チップの個片にされる。
以上のような製造方法により得られた半導体チップを縦方向に積層し、隣接する半導体チップのバンプ１０８とウエハＷの裏面Ｗｒに露出した貫通電極１０９とを接合することにより、半導体チップ同士を電気的に接続できる。これにより配線長を短くできる。このような半導体装置は、配線基板等に対する実装面積が小さい。
【特許文献１】特表２０００−５１０２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、貫通電極１０９を有する半導体チップの従来の製造方法において、裏面Ｗｒ研削時（図１３Ｆ参照）に、ウエハＷとともに金属膜１０６（貫通電極１０９）も研削される。これにより、金属膜１０６を構成する銅は、ウエハＷの裏面Ｗｒから拡散によりウエハＷの深部にまで至り、研削ダメージ層を除去（図１３Ｇ参照）してもウエハＷに残存する。このようにして、ウエハＷが汚染され、半導体チップの特性が劣化する。
【００１１】
そこで、この発明の目的は、貫通電極の形成に伴う半導体基板の金属汚染を抑制することができる半導体チップの製造方法を提供することである。
この発明の他の目的は、貫通電極を有しながら、良好な特性を有する半導体チップを有する半導体装置を提供することである。
この発明のさらに他の目的は、貫通電極の形成に伴う半導体チップの金属汚染を抑制できる半導体装置の製造方法を提供することである。
【００１２】
この発明のさらに他の目的は、半導体基板に形成した貫通孔を介して光信号を良好に伝送することができる半導体チップおよびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記の課題を解決するための請求項１記載の発明は、表面および裏面（Ｗｒ）を有し上記表面に機能素子（３）が形成された半導体基板（Ｗ）の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所（９）を形成する工程と、この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグ（８，４８）を上記表面側凹所に埋め込むを形成するダミープラグ形成工程と、このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔（４）にする薄型化工程と、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極（１０，４５）を形成する工程とを含むことを特徴とする半導体チップ（１，３１，４１，５１）の製造方法である。
【００１４】
なお、括弧内の数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明によれば、薄型化工程が実施される際、表面側凹所（貫通孔）内には非金属材料からなるダミープラグが設けられており、金属材料は存在していない。したがって、たとえば、薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものであっても、研削の際に、金属原子が、半導体基板の裏面から半導体基板中に拡散することはない。すなわち、貫通電極の形成に伴う半導体基板の金属汚染を抑制することができる。したがって、この発明の製造方法により、貫通電極を有しながら、金属汚染が少なく良好な特性を示す半導体チップを製造できる。
【００１５】
ダミープラグ除去後の貫通孔内に金属材料を供給することにより、半導体基板を厚さ方向に貫通する貫通電極を有する半導体チップが得られる。この貫通電極により半導体基板の表面側と裏面側とを、短い距離で電気的に接続できる。
ダミープラグを構成する非金属材料は、たとえば、ポリマーであってもよい。
薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものである場合、この半導体チップの製造方法は、薄型化工程の後、薄型化工程による研削痕やダメージを有する研削ダメージ層を除去する工程をさらに含んでいてもよい。
【００１６】
また、この半導体チップの製造方法は、上記ダミープラグ除去工程の後、上記貫通電極を形成する工程の前に、上記貫通孔の内壁の上に、絶縁膜を形成する工程を含むことが好ましい。この場合、得られた半導体チップにおいて、貫通電極と半導体基板との間に絶縁膜が介在し、この絶縁膜により、貫通電極と半導体基板との間が電気的に絶縁される。
また、この半導体チップの製造方法は、上記ダミープラグ除去工程の後、上記貫通電極を形成する工程の前に、上記貫通孔の内壁の上に、上記貫通孔内から上記半導体基板への金属原子の拡散を抑制する拡散防止膜を形成する工程を含むことが好ましい。この場合、得られた半導体チップにおいて、貫通電極と半導体基板との間に拡散防止膜が介在し、この拡散防止膜により、貫通電極から半導体基板へ金属原子が拡散して半導体チップの特性が劣化することを抑制できる。
【００１７】
貫通電極を形成する工程は、たとえば、電解めっきにより貫通孔内に金属材料を供給する工程を含んでいてもよい。この場合、金属材料を供給する前に、貫通孔の内壁の上にシード層を形成する工程を実施すればよい。
請求項２記載の発明は、上記ダミープラグ形成工程の後、上記ダミープラグ除去工程の前に、上記半導体基板の表面側における上記ダミープラグの露出面に接し、上記機能素子に電気的に接続された配線部材（１１）を形成する工程をさらに含むことを特徴とする請求項１記載の半導体チップの製造方法である。
【００１８】
この発明によれば、配線部材は、半導体基板の表面側におけるダミープラグの露出面に接するように形成されるので、ダミープラグが除去された後の貫通孔内に金属材料を供給すると、配線部材に電気的に接続された貫通電極が形成される。配線部材は、機能素子に電気的に接続されているので、このような方法により、機能素子に電気的に接続された貫通電極を容易に製造できる。
【００１９】
請求項３記載の発明は、上記ダミープラグ形成工程が、上記表面側凹所内に上記非金属材料としての絶縁性を有する感光性樹脂を充填して、当該感光性樹脂からなる上記ダミープラグ（４８）を形成する感光性樹脂充填工程と、露光により、上記ダミープラグのうち、上記表面側凹所の内側壁の全面に沿って設けられた所定の外周部分（４８ｂ）が所定のエッチング媒体に対して不溶性を有し、上記外周部分の内方の中央部分（４８ａ）が当該所定のエッチング媒体に対して可溶性を有する状態にする露光工程とを含み、上記ダミープラグ除去工程が、上記ダミープラグの上記中央部分を、上記所定のエッチング媒体を用いたエッチングにより除去する現像工程を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法である。
【００２０】
この発明によれば、現像工程により、ダミープラグのすべてが除去されるのではなく、ダミープラグのうち表面側凹所の内側壁の全面に沿って設けられた外周部分が残される。ダミープラグは絶縁材料からなるので、除去されずに残るダミープラグの外周部分は、得られた半導体チップにおいて、貫通電極と半導体基板との間に介在して、貫通電極と半導体基板とを電気的に絶縁する絶縁膜として機能する。
【００２１】
絶縁膜は、露光工程において、ダミープラグの露光領域を制御することにより所望の厚さに形成することができる。したがって、十分な絶縁性を有する厚い絶縁膜を容易に形成できる。
感光性樹脂は、所定のエッチング媒体に対して不溶性を有し、露光部分が可溶化する、いわゆるポジ型のものであってもよく、所定のエッチング媒体に対して可溶性を有し、露光部分が不溶化する、いわゆるネガ型のものであってもよい。
【００２２】
露光領域を規制するために、所定パターンのレジストが用いられてもよい。また、露光領域は、レジスト以外のもので規制してもよい。たとえば、表面側凹所を、開口を有するハードマスクを利用した反応性イオンエッチングにより形成する場合は、この表面側凹所は、開口の幅よりわずかに大きな幅を有することになる。このため、ハードマスクは、表面側凹所の縁部からわずかに内方に突出した状態となる。このハードマスクの突出部を利用して、表面側凹所内の感光性樹脂（ダミープラグ）に対する露光領域を規制してもよい。
【００２３】
請求項４記載の発明は、請求項１ないし３のいずれかに記載された半導体チップの製造方法により複数の半導体チップ（１，３１，４１，５１）を製造する工程と、上記複数の半導体チップを積層する工程とを含むことを特徴とする半導体装置（２０）の製造方法である。
請求項１ないし３のいずれかに記載された半導体チップの製造方法により、貫通電極の形成に伴う半導体チップの金属汚染を抑制できる。したがって、この半導体装置の製造方法により、貫通電極を有し金属汚染が少ない半導体チップを有する半導体装置が得られる。
【００２４】
貫通電極により、隣接して積層される２つの半導体チップにおいて、一方の半導体チップの機能素子と他方の半導体チップの機能素子とを短い距離で電気的に接続できる。
請求項５記載の発明は、表面および裏面（Ｗ１ｒ）を有し上記表面に機能素子（３）が形成された第１半導体基板（Ｗ１）の上記表面に、上記第１半導体基板の厚さよりも浅い所定の深さの表面側凹所（９）を形成する工程と、この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグ（８）を上記表面側凹所に埋め込むダミープラグ形成工程と、上記ダミープラグが形成された上記第１半導体基板の上記表面を、第２半導体基板（Ｗ２）の一方表面（Ｗ２ｒ）に対向させて、上記第１半導体基板を上記第２半導体基板上に積層する積層工程と、上記第２半導体基板に積層された上記第１半導体基板の上記裏面側部分を除去して、上記第１半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記第１半導体基板を貫通する貫通孔（４）にする薄型化工程と、この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記第１半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極（４）を形成する金属材料供給工程とを含むことを特徴とする半導体装置（６０）の製造方法である。
【００２５】
この発明によれば、薄型化工程が実施される際、表面側凹所（貫通孔）内には非金属材料からなるダミープラグが設けられており、金属材料は存在していない。したがって、たとえば、薄型化工程が物理的に第１半導体基板の裏面を研削（研磨）するものであっても、研削の際に、金属原子が、第１半導体基板の裏面から第１半導体基板中に拡散することはない。すなわち、貫通電極の形成に伴う第１半導体基板の金属汚染を抑制することができる。
【００２６】
したがって、この半導体装置の製造方法により、貫通電極を有し金属汚染が少ない半導体チップ（第１半導体基板または第１半導体基板が切断されてなる半導体基板）を有する半導体装置を製造できる。
この半導体装置の製造方法では、第１半導体基板は、第２半導体基板に積層された状態で薄型化されて、貫通電極が形成される。したがって、薄型化された後の第１半導体基板を第２半導体基板に積層する必要はない。
【００２７】
請求項６記載の発明は、上記積層工程の前に、上記第１半導体基板の表面から突出し、上記ダミープラグに接触するダミーバンプ（６５）を形成する工程をさらに含み、上記第２半導体基板が、上記一方表面に設けられた配線部材（１０）を含み、上記積層工程が、上記ダミーバンプを、上記第２半導体基板の上記配線部材に接触させるダミーバンプ接触工程と、上記第２半導体基板の上記配線部材に接触している上記ダミーバンプの周囲を覆うように型取り材（６３）を配置する工程とを含み、上記ダミープラグ除去工程が、上記ダミーバンプを除去する工程をさらに含み、上記金属材料供給工程が、上記貫通孔に連通し上記型取り材により区画された空間に金属材料を供給して、上記貫通電極と一体で上記第１半導体基板の上記表面から突出したバンプ（６２）を形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法である。
【００２８】
この発明によれば、ダミーバンプ接触工程により、ダミーバンプと第２半導体基板の配線部材とが接触するので、ダミーバンプ除去後の型取り材により区画された空間には、第２半導体基板の配線部材が露出する。したがって、金属材料供給工程により、ダミーバンプ除去後の型取り材により区画された空間に金属材料が供給されてバンプが形成されると、このバンプは第２半導体基板の配線部材と電気的に接続される。すなわち、この製造方法により、貫通電極の形成時に、バンプを同時に形成できるうえ、このバンプの形成時に当該バンプと第２半導体基板の配線部材とを電気的に接続することができる。
【００２９】
型取り材は、たとえば、第１半導体基板の表面と第２半導体基板の上記一方表面とを接着するための接着剤であってもよい。
第２半導体基板の配線部材は、請求項７記載のように、上記第２半導体基板を厚さ方向に貫通する貫通電極（１０）を含んでいてもよく、この場合、上記ダミーバンプ接触工程が、上記ダミーバンプを、上記第２半導体基板を貫通する貫通電極に接触させる工程を含んでいてもよい。
【００３０】
これにより、第１半導体基板のバンプが第２半導体基板の貫通電極に電気的に接続された半導体装置が得られる。
請求項８記載の発明は、第１半導体チップ（６１）および第２半導体チップ（６１）を備え、上記第１半導体チップが、表面および裏面を有する半導体基板（２）と、この半導体基板の上記表面に形成された機能素子（３）と、この機能素子に電気的に接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔（４）内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気的に接続する貫通電極（１０）と、この貫通電極と一体で、上記半導体基板の上記表面から突出したバンプ（６２）とを含み、上記第２半導体チップが、上記半導体基板の上記表面に対向する一方表面に形成され、上記第１半導体チップの上記バンプに接合された配線部材（１０）を含むことを特徴とする半導体装置（６０）である。
【００３１】
この半導体チップは、請求項６記載の製造方法により製造でき、請求項６記載の製造方法と同様の効果を奏することができる。
請求項９記載の発明は、表面および裏面（Ｗｒ）を有し上記表面に発光素子（７３Ｌ)または受光素子（７３Ｄ）が形成された半導体基板（Ｗ）の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所（９）を形成する工程と、この表面側凹所内に透光性材料を供給して、当該透光性材料からなるプラグ（７８）を上記表面側凹所に埋め込むプラグ形成工程と、このプラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔（４）にする薄型化工程とを含むことを特徴とする半導体チップ（７１，７１Ａ）の製造方法である。
【００３２】
この発明によれば、薄型化工程により半導体基板を厚さ方向に貫通する貫通孔が得られる。貫通孔内には、透光性材料からなるプラグが埋め込まれている。ここで、透光性材料とは、発光素子から発せられた光（可視光以外に赤外光などの不可視光を含む。）を透過させることができる材料、または受光素子が受光可能な波長域の光（可視光以外に赤外光などの不可視光を含む。）を透過させることができる材料をいうものとする。
【００３３】
このため、透光性材料が埋め込まれた貫通孔（導波路）を介して、半導体基板の表面に形成された発光素子から発せられた光を半導体基板の裏面側に導いたり、半導体基板の裏面側から導かれた光を半導体基板の表面に形成された受光素子で受けるようにすることができる。このように、この貫通孔を介して光信号を伝送することができる。
従来、一方表面にＬＳＩモジュールが備えられたインタポーザを有し、実装基板との間で光信号の送受を行う半導体装置があった。この半導体装置において、インターポーザの他方表面側（ＬＳＩモジュールとは反対側）に発光素子または受光素子が形成されたチップが設けられており、このチップとＬＳＩモジュールとはインターポーザに設けられた貫通電極、およびインターポーザの上記一方表面側に実装された光電気信号変換用ドライバＩＣチップを介して電気的に接続されていた。
【００３４】
このような半導体装置は、インターポーザの両面にチップが取り付けられているため、小型化が困難であった。
この発明の製造方法により製造される半導体チップは、半導体基板の表面側と裏面側との間で、貫通孔を介して光信号の送受を行うことができるので、半導体基板の裏面側を実装基板に対向させた状態で、この半導体チップを実装基板に実装しても、発光素子または受光素子と実装基板との間で光信号の送受を行うことができる。
【００３５】
このため、この半導体チップをインターポーザとして使用し、半導体基板の表面側にＬＳＩモジュールを実装することにより、一方表面側に発光素子または受光素子およびＬＳＩモジュールを有しながら、他方表面側の実装基板との間で光信号の送受を行うことができる半導体装置を実現できる。しかも、発光素子または受光素子に加えて光電気信号変換用ドライバＩＣも、半導体基板と別体のチップとしてではなく、半導体基板自体（表面）に作り込むことができる。これにより、半導体装置の小型化を図ることができる。
【００３６】
また、上記のインターポーザを有する従来の半導体装置において、実装基板に対する発光素子または受光素子が形成されたチップの位置精度は、インターポーザに対する発光素子または受光素子が形成されたチップの実装精度に加え、実装基板に対するインターポーザの実装精度により決定される。このため、実装基板に対する発光素子または受光素子が形成されたチップの位置精度を高くすることはできなかった。
【００３７】
同様に、光信号を処理をする半導体装置において、発光素子または受光素子が形成されたチップが、貫通孔が形成された基板の一方表面に実装され、この貫通孔を介して、発光素子または受光素子と基板の他方表面側との間で光の送受を行うことがあった。この場合、貫通孔が形成された基板に対する発光素子または受光素子が形成されたチップの実装精度が悪いと、貫通孔を光が良好に通ることができず、光信号の処理ができないことがあった。
【００３８】
この発明によれば、発光素子または受光素子を半導体基板に直接作り込むことができるので、半導体基板に対する発光素子または受光素子の位置精度を高くすることができる。したがって、この半導体チップを実装基板に実装する場合、実装基板に対する発光素子または受光素子の位置精度を高くすることができる。
同様に、この発明によれば、１つのチップに貫通孔と発光素子または受光素子とが形成された半導体チップが製造されるので、貫通孔が設けられた基板に、発光素子または受光素子が形成されたチップを実装する場合のように、チップの実装精度が問題となることはない。すなわち、この製造方法により、半導体基板に形成した貫通孔を介して光信号が良好に伝送することができる半導体チップを製造できる。
【００３９】
さらに、発光素子または受光素子が形成され、かつ貫通孔を有しない半導体チップを３つ以上積層した場合、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができなかった。
この発明により製造される半導体チップは、貫通孔を介して光信号を伝送できるので、この半導体チップを３つ以上積層して、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができる。
【００４０】
この半導体チップの製造方法は、上記発光素子または受光素子の側方で上記貫通孔を介して、上記発光素子または受光素子と上記半導体基板の上記裏面側との間の光路を確立する手段を形成する工程をさらに含んでいてもよい。
これにより、発光素子から発せられる光が直接貫通孔を通って半導体基板の裏面側に導かれない場合でも、光路を確立する手段により、貫通孔を介した発光素子と半導体基板の裏面側との間の光路を確立することができる。同様に、半導体基板の裏面側から貫通孔を通って導かれた光が直接受光素子で受けられない場合でも、光路を確立する手段により、貫通孔を介した半導体基板の裏面側と受光素子との間の光路を確立することができる。
【００４１】
請求項１０記載の発明は、表面および裏面（Ｗｒ）を有し上記表面に発光素子（７３Ｌ)または受光素子（７３Ｄ）が形成された半導体基板（Ｗ）の上記表面に、上記半導体基板の厚さよりも浅い所定深さの表面側凹所（９）を形成する工程と、この表面側凹所内に充填材を供給して、当該充填材からなるダミープラグ（７８）を上記表面側凹所に埋め込むダミープラグ形成工程と、このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔（４）にする薄型化工程と、この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程とを含むことを特徴とする半導体チップの製造方法である。
【００４２】
この発明によれば、薄型化工程が実施される際、表面側凹所（貫通孔）内には、ダミープラグが埋め込まれているので、たとえば、薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものであっても、研削屑が貫通孔内に入ることを防止できる。
一方、薄型化工程により貫通孔が形成された後、貫通孔内のダミープラグは除去されるので、充填材が透光性を有していない場合でも、この貫通孔を光が通ることができる。したがって、この貫通孔を介して、半導体基板の表面に形成された発光素子または受光素子と半導体基板の裏面側との間で光の送受を行うことができる。
【００４３】
この製造方法により製造される半導体チップは、請求項９記載の製造方法により製造される半導体チップと同様、この半導体チップをインターポーザとして使用した半導体装置の小型化を図ることができる。また、貫通孔を介した光信号の送受により、この半導体チップを３つ以上積層して、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができる。
【００４４】
さらに、１つのチップに貫通孔と発光素子または受光素子とが形成されているので、貫通孔が設けられた基板に、発光素子または受光素子が形成されたチップを実装する場合のように、チップの実装精度が問題となることはない。すなわち、この半導体チップの製造方法により、半導体基板に形成した貫通孔を介して光信号が良好に伝送することができる半導体チップを製造できる。
【００４５】
請求項１１記載の発明は、表面および裏面を有する半導体基板（７２）と、この半導体基板の上記表面に形成された発光素子（７３Ｌ)または受光素子と、この発光素子または受光素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔（４）を介して、上記発光素子または受光素子と上記半導体基板の上記裏面側との間の光路を確立する手段（Ｍ１，Ｍ２）とを備えたことを特徴とする半導体チップ（７１）である。
【００４６】
この半導体チップは、請求項９または１０記載の半導体チップの製造方法において、上記貫通孔を介して上記発光素子または受光素子と上記半導体基板の上記裏面側との光路を確立する手段を形成する工程をさらに実施することにより製造することができ、請求項９または１０記載の半導体装置の製造方法と同様の効果を奏することができる。
上記光路を確立する手段は、たとえば、発光素子から発せられる光を貫通孔を介して半導体基板の裏面側に向けて反射する手段や、半導体基板の裏面側から貫通孔を介して半導体基板の表面側に導かれた光を受光素子に向けて反射する手段、たとえば、プリズムやミラーとすることができる。
【発明を実施するための最良の形態】
【００４７】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
この半導体チップ１は、たとえば、シリコンからなる半導体基板２を含んでいる。半導体基板２の一方表面（以下、「表面」という。）には、複数の電極を有する機能素子（トランジスタのような能動素子、ならびに抵抗およびキャパシタのような受動素子）３が形成されている。機能素子３の側方には、半導体基板２を厚さ方向に貫通する貫通孔４が形成されている。
【００４８】
半導体基板２の表面には、たとえば、酸化シリコンからなるハードマスク６が形成されている。ハードマスク６には、開口６ａおよびコンタクト孔６ｂが形成されている。半導体基板２の表面に垂直な方向から見て、開口６ａは貫通孔４とほぼ重なる領域に形成されており、コンタクト孔６ｂ内には機能素子３の所定の領域（電極の１つ）が現れている。開口６ａの幅は、貫通孔４の幅よりもわずかに狭く、半導体基板２の表面側において、ハードマスク６は、貫通孔４の縁部からわずかに内方に突出している。
【００４９】
半導体基板２の表面に垂直な方向から見て、開口６ａおよびコンタクト孔６ｂを含む連続した領域には、配線部材１１が形成されている。配線部材１１は、ハードマスク６上から開口６ａを塞ぐように延設されている。また、配線部材１１は、コンタクト孔６ｂを埋めて機能素子３に電気的に接続されている。
配線部材１１やハードマスク６の表面には、酸化シリコンや窒化シリコン（Ｓｉ3Ｎ4）からなる表面保護膜１３が形成されている。表面保護膜１３には、配線部材１１上の所定の領域に開口１３ａが形成されている。開口１３ａは、半導体基板２の表面に垂直な方向から見て、ハードマスク６の開口６ａとほぼ重なる領域に形成されている。配線部材１１には、開口１３ａを介して、表面保護膜１３の表面から突出したバンプ（突起電極）１２が接合されている。
【００５０】
半導体基板２の表面とは反対側の面（以下「裏面」という。）には、開口１６ａを有し、酸化シリコンや窒化シリコンからなる裏面保護膜１６が形成されている。半導体基板２の表面に垂直な方向から見て、開口１６ａは貫通孔４とほぼ重なる領域に形成されており、貫通孔４の内壁面と開口１６ａの内壁面とは、連続した面をなしている。
貫通孔４および開口６ａ，１６ａの内壁面には、酸化シリコン（ＳｉＯ2）からなる絶縁膜５が形成されている。絶縁膜５上および開口６ａ内に現れた配線部材１１の表面には、導電材料、たとえば、チタンタングステン（ＴｉＷ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などからなる連続した拡散防止膜７が形成されている。
【００５１】
貫通孔４および開口６ａ、１６ａ内において、拡散防止膜７の内方の領域は、たとえば、銅からなる貫通電極１０で満たされている。したがって、貫通電極１０と半導体基板２との間には、絶縁膜５および拡散防止膜７が介在している。貫通電極１０は、絶縁膜５により半導体基板２と電気的に絶縁されている。拡散防止膜７は、貫通電極１０を構成する金属原子（銅）が半導体基板２へ拡散するのを抑制できるような材料からなる。
【００５２】
半導体基板２の裏面側において、貫通電極１０、拡散防止膜７および絶縁膜５は、裏面保護膜１６の表面とほぼ面一の露出端面を有している。貫通電極１０のこの露出端面は、他の半導体チップや配線基板と電気的に接続するための裏面側接続面１０ａとなっている。
機能素子３は、配線部材１１を介して、半導体基板２の表面側に配置されたバンプ１２に電気的に接続されているとともに、配線部材１１、拡散防止膜７および貫通電極１０を介して、半導体基板２の裏面側に配置された裏面側接続面１０ａに電気的に接続されている。また、バンプ１２と裏面側接続面１０ａとは、配線部材１１、拡散防止膜７および貫通電極１０を介して、電気的に接続されている。
【００５３】
これにより、機能素子３に対して、バンプ１２を介して半導体チップ１の表面側（半導体基板２の表面側）から電気的に接続できるとともに、裏面側接続面１０ａを介して半導体チップ１の裏面側（半導体基板２の裏面側）からも電気的に接続できる。半導体基板２を貫通する貫通電極１０により、半導体チップ１の表面側と裏面側との間の配線長が短くされている。
【００５４】
また、貫通電極１０と半導体基板２との間に拡散防止膜７が介在していることにより、貫通電極１０を構成する銅原子が半導体基板２中に拡散して、半導体チップ１の特性が劣化することが抑制されている。
図２Ａないし図２Ｉは、図１に示す半導体チップ１の製造方法を説明するための図解的な断面図である。複数の半導体チップ１が、１枚の半導体ウエハ（以下、単に「ウエハ」という。）Ｗから作製されるが、図２Ａないし図２Ｉでは、ウエハＷにおける１つの半導体チップ１に相当する部分の一部のみを示す。図２Ａないし図２Ｉに示すウエハＷは、図１に示す最終形態の半導体チップ１に対応する領域が、ウエハＷの面内方向に、複数個、密に形成されたものである。
【００５５】
一方表面（以下、「表面」という。）に機能素子（デバイス）３が形成された半導体ウエハ（以下、単に「ウエハ」という。）Ｗの表面に、たとえば、酸化シリコンからなり所定の部分に開口６ａを有するハードマスク６が形成される。開口６ａは、ウエハＷにおいて機能素子３の側方の領域が露出するように形成される。
次に、ハードマスク６の開口を６ａを介した反応性イオンエッチング（ＲＩＥ）により、機能素子３の側方の領域に表面側凹所９が形成される。表面側凹所９は、ウエハＷの厚さよりも浅い（すなわち、ウエハＷを貫通しない）所定の深さ（たとえば、７０μｍ）を有する。反応性イオンエッチングにより表面側凹所９を形成すると、この表面側凹所９は、開口６ａの幅よりわずかに大きな幅を有することになる。このため、ハードマスク６は、表面側凹所９の縁部からわずかに内方に突出した状態となる。
【００５６】
次に、ハードマスク６に、機能素子３の電極の１つを露出させるコンタクト孔６ｂが形成される。コンタクト孔６ｂは、たとえば、コンタクト孔６ｂに相当する領域に開口を有するレジスト膜（図示せず）を介したハードマスク６のエッチングにより形成することができる。
続いて、ＣＶＤ(Chemical Vapor Deposition)法により、開口６ａおよび表面側凹所９内の露出表面に、酸化シリコンからなる絶縁膜５が形成される。絶縁膜５は、たとえば、開口６ａおよび表面側凹所９を露出させる開口が形成されたレジスト膜（図示せず）を形成し、この状態で、ウエハＷの表面側全面に絶縁膜を形成した後、このレジスト膜を除去することにより、開口６ａおよび表面側凹所９内の露出表面に形成できる。この状態が、図２Ａに示されている。
【００５７】
次に、表面側凹所９および開口６ａの内部に、ポリマーなどの非金属材料が充填されて、ダミープラグ８が形成される（図２Ｂ参照）。ダミープラグ８の開口６ａからの露出面とハードマスク６の表面とは、ほぼ面一にされる。
続いて、コンタクト孔６ｂ内からダミープラグ８上にわたる領域に、配線部材１１が形成される。配線部材１１を形成するには、先ず、以上の工程を経たウエハＷの表面側の全面に、金属材料が供給される。金属材料は、コンタクト孔６ｂ内を埋めて、コンタクト孔６ｂ内に露出した機能素子３の電極の１つに接触する。その後、この金属材料のうち、半導体基板２の表面に垂直な方向から見て、開口６ａおよびコンタクト孔６ｂを含む連続した領域（配線部材１１（図１参照）に相当する領域）以外の領域が、所定のパターンのレジスト膜を用いたエッチングにより除去されて、機能素子３に電気的に接続された配線部材１１が得られる。
【００５８】
さらに、以上の工程を経たウエハＷの表面側の全面、すなわち、ハードマスク６上および配線部材１１上に、表面保護膜１３が形成される。そして、表面保護膜１３において、開口６ａ上の領域に開口１３ａが形成される。そして、この開口１３ａを介して配線部材１１に接合されたバンプ１２が形成される。この状態が、図２Ｃに示されている。
続いて、ウエハＷの表面（機能素子３が形成されている面）が図示しない支持体に貼り付けられ、ウエハＷの裏面（表面と反対側の面）Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、ダミープラグ８がウエハＷの裏面Ｗｒに露出され、表面側凹所９は、ウエハＷを厚さ方向に貫通する貫通孔４となる。この状態が、図２Ｄに示されている。
【００５９】
ウエハＷの裏面Ｗｒには、研削痕や研削時に受けたダメージを有する研削ダメージ層が存在している。この研削ダメージ層を除去するため、ウエハＷの裏面Ｗｒが５μｍ程度ドライエッチングまたはウェットエッチングされる。この際、ダミープラグ８および絶縁膜５はほとんどエッチングされず、ウエハＷの裏面Ｗｒから突出する。この状態が、図２Ｅに示されている。
【００６０】
次に、以上の工程を経たウエハＷの裏面Ｗｒ側の全面に、酸化シリコンや窒化シリコンからなる裏面保護膜１６が形成される。この状態で、ウエハＷ裏面Ｗｒからのダミープラグ８および絶縁膜５の突出部は、裏面保護膜１６に覆われている。
続いて、ウエハＷの裏面Ｗｒが、機械的に研削（研磨）されて、裏面保護膜１６からダミープラグ８および絶縁膜５の突出部の先端面が露出される。これにより、裏面保護膜１６に、貫通孔４の内壁面と連続した内壁面を有する開口１６ａが形成される。研削（研磨）により、ウエハＷの裏面Ｗｒ側において、裏面保護膜１６の表面とダミープラグ８および絶縁膜５の露出端面とは、ほぼ面一にされる。この状態が、図２Ｆに示されている。
【００６１】
続いて、貫通孔４および開口６ａ，１６ａ内のダミープラグ８が、たとえば、適当な溶剤を用いたエッチングにより除去される。これにより、開口６ａの底部（バンプ１２側）に、配線部材１１が露出する（図２Ｇ参照）。
次に、以上の工程を経たウエハＷ裏面Ｗｒ側の露出表面全面、すなわち、裏面保護膜１６の表面、貫通孔４および開口６ａ，１６ａの内壁面（絶縁膜５上）、ならびに配線部材１１の開口６ａからの露出面に、拡散防止膜７が形成される。この状態が、図２Ｈに示されている。
【００６２】
そして、拡散防止膜７の上に、さらに、銅からなるシード層（図示せず）が形成された後、このシード層をシードとした電解めっきにより、銅膜１４が形成される。銅膜１４は、開口６ａ，１６ａおよび貫通孔４の内部においてシード層の内方の領域を満たすように形成される。また、銅膜１４は、開口６ａ，１６ａおよび貫通孔４外のシード層上（拡散防止膜７）上にも形成される。この状態が、図２Ｉに示されている。
【００６３】
その後、銅膜１４、シード層、および拡散防止膜７のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分が、たとえば、ＣＭＰ(Chemical Mechanical Polishing)により除去される。これにより、銅膜１４の露出表面（ＣＭＰ面）は、裏面保護膜１６の表面とほぼ面一の裏面側接続面１０ａにされる。銅膜１４の残部は貫通電極１０となる。その後、ウエハＷが所定位置で切断されて、図１に示す半導体チップ１の個片にされる。
【００６４】
以上の半導体チップ１の製造方法において、ウエハＷの裏面Ｗｒを研削する工程（図２Ｄ参照）や研削ダメージ層を除去する工程（図２Ｅ参照）では、表面側凹所９（貫通孔４）内には、ポリマーなどの非金属材料からなるダミープラグ８が配置されており、銅などの金属材料は配置されていない。このため、これらの工程で、金属原子がウエハＷ裏面ＷｒからウエハＷ中に拡散することはないので、金属汚染が少ない半導体基板２を備えた半導体チップ１を得ることができる。すなわち、この製造方法により、貫通電極１０を有しながら、金属汚染が少なく良好な特性を示す半導体チップ１を製造できる。
【００６５】
また、機能素子３に金属汚染が及ぶ危惧がないので、ウエハＷを極薄（たとえば、厚さが５０μｍ以下）にできる。
さらに、配線部材１１は、ウエハＷの表面側におけるダミープラグ８の露出面を覆うように形成されるので、ダミープラグが除去された後の貫通孔４内に金属材料を供給すると、配線部材１１に電気的に接続された貫通電極１０を形成することができる。配線部材１１は、機能素子３に電気的に接続されているので、このような方法により、機能素子３に電気的に接続された貫通電極１０を容易に製造できる。
【００６６】
図３は、本発明の第２の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。図３において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
この半導体チップ３１は、半導体基板２の裏面側において、貫通孔４周辺の領域に設けられた接続用パターン３２を有する。接続用パターン３２は、貫通電極１０と一体に形成されており、貫通電極１０と同種の材料、すなわち銅からなる。接続用パターン３２と裏面保護膜１６との間には、拡散防止膜７が介在している。
【００６７】
接続用パターン３２の表面は、半導体チップ３１の外部と電気的な接続を得るための裏面側接続面３２ａをなす。裏面側接続面３２ａの任意の位置に、他の半導体チップのバンプや配線基板に形成された電極パッドなどを接合できる。また、この半導体チップ３１と配線基板とを有する半導体装置において、たとえば、裏面側接続面３２ａと配線基板の電極パッドとをボンディングワイヤで接続することができる。
【００６８】
接続用パターン３２は、半導体チップ１の製造方法において、銅膜１４を形成（図２Ｉ参照）した後、銅膜１４、シード層、および拡散防止膜７のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分を完全に除去せずに、たとえば、レジスト膜を介したエッチングにより、貫通孔４周辺の所定部分を残して除去することにより得られる。
図４は、本発明の第３の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。図４において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
【００６９】
この半導体チップ４１の貫通孔４および開口６ａの内部には、感光性樹脂からなる絶縁膜４２、拡散防止膜４３および銅からなる貫通電極４５が設けられている。絶縁膜４２は、貫通孔４および開口６ａの内側壁の全面に沿って設けられており、貫通電極４５は、絶縁膜４２の内方の領域に貫通孔４の中心軸に沿って配置されている。拡散防止膜４３は、絶縁膜４２および配線部材１１と貫通電極４５との間に介在している。
【００７０】
絶縁膜４２は、図１に示す半導体チップ１の絶縁膜５と比べて厚く形成されており、貫通電極４５と半導体基板２とは、絶縁膜４２により良好に絶縁されている。また、貫通電極４５と半導体基板２との間に拡散防止膜４３が介在していることにより、貫通電極４５を構成する銅原子が半導体基板２中に拡散して、半導体チップ４１の特性が劣化することが抑制されている。
【００７１】
半導体基板２の裏面側において、貫通電極４５、拡散防止膜４３および絶縁膜４２は、裏面保護膜１６の表面とほぼ面一の露出端面を有している。貫通電極４５のこの露出端面は、他の半導体チップや配線基板と電気的に接続するための裏面側接続面４５ａとなっている。
図５Ａないし図５Ｊは、図４に示す半導体チップ４１の製造方法を説明するための図解的な断面図である。図５Ａないし図５Ｊにおいて、図２に示す各部に対応する部分には、図２と同じ参照符号を付して説明を省略する。
【００７２】
反応性イオンエッチングにより表面側凹所９を形成する工程までが、半導体チップ１の製造方法と同様に実施された後、絶縁膜５（図２Ａ参照）を形成することなく、表面側凹所９および開口６ａ内が、感光性樹脂で充填されて、当該感光性樹脂からなるダミープラグ４８が形成される（図５Ａ参照）。
ダミープラグ４８を構成する感光性樹脂は、所定の溶剤に対して不溶性を有するとともに、光が照射されることにより当該所定の溶剤に対して可溶化する、いわゆるポジ型の感光特性を有する。ダミープラグ４８の開口６ａからの露出面とハードマスク６の表面とは、ほぼ面一にされる。
【００７３】
次に、ウエハＷの表面側に、所定の位置に開口４６ａを有するレジスト膜４６（図５Ｂに二点鎖線で示す。）が形成される。これにより、ダミープラグ４８の露出面において、外周部の領域がレジスト膜４６に覆われ、内方の領域が開口４６ａ内に露出するようにされる。
そして、レジスト膜４６の開口４６ａを介して、ダミープラグ４８の貫通孔４の中心軸に沿う内方の中央部分４８ａが、露光されて所定の溶剤に対する可溶性を有するようになり、露光されなかった外周部分４８ｂは、当該溶剤に対する不溶性を維持する（図５Ｂ参照）。
【００７４】
続いて、配線部材１１、表面保護膜１３およびバンプ１２を形成する工程が、半導体チップ１の製造方法と同様にして実施される。ダミープラグ４８の露光された中央部分４８ａにおいて、ハードマスク６の開口６ａに現れた部分は、配線部材１１に接した状態となる。この状態が図５Ｃに示されている。
続いて、ウエハＷの表面が図示しない支持体に貼り付けられ、ウエハＷの裏面Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、ダミープラグ４８がウエハＷの裏面Ｗｒに露出され、表面側凹所９は、ウエハＷを厚さ方向に貫通する貫通孔４となる。この状態が、図５Ｄに示されている。
【００７５】
次に、ウエハＷ裏面Ｗｒの研削ダメージ層を除去するため、ウエハＷの裏面Ｗｒが５μｍ程度ドライエッチングまたはウェットエッチングされる。この際、ダミープラグ４８はほとんどエッチングされず、ウエハＷの裏面Ｗｒから突出する。この状態が、図５Ｅに示されている。
次に、裏面保護膜１６を形成する工程が、半導体チップ１の製造方法と同様にして実施される。裏面保護膜１６には、貫通孔４の内壁面と連続した内壁面を有する開口１６ａが形成される。この状態が、図５Ｆに示されている。
【００７６】
続いて、貫通孔４および開口６ａ，１６ａ内のダミープラグ４８のうち、露光された中央部分４８ａが、上記所定の溶剤を用いたエッチングにより除去される。これにより、開口６ａの底部（バンプ１２側）に、配線部材１１が露出する。ダミープラグ４８の残部（外周部分４８ｂ）は、絶縁膜４２となる。この状態が、図５Ｇに示されている。
次に、以上の工程を経たウエハＷ裏面Ｗｒ側の露出表面全面、すなわち、裏面保護膜１６および絶縁膜４２の露出表面上、ならびに配線部材１１の開口６ａからの露出面に、拡散防止膜４３が形成される。この状態が、図５Ｈに示されている。
【００７７】
そして、拡散防止膜４３の上に、さらに、銅からなるシード層（図示せず）が形成された後、このシード層をシードとした電解めっきにより、銅膜４７が形成される。銅膜１４は、開口６ａ，１６ａおよび貫通孔４の内部においてシード層の内方の領域を満たすように形成される。また、銅膜４７は、開口６ａ，１６ａおよび貫通孔４外のシード層上（拡散防止膜４３）上にも形成される。この状態が、図５Ｉに示されている。
【００７８】
その後、銅膜４７、シード層、および拡散防止膜４３のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分が、たとえば、エッチバックなどにより除去される。これにより、銅膜４７の露出表面（エッチバック面）は、裏面保護膜１６の表面とほぼ面一の裏面側接続面４５ａになる。銅膜４７の残部は貫通電極４５となる。その後、ウエハＷが所定位置で切断されて、図４に示す半導体チップ４１の個片にされる。
【００７９】
この半導体チップ４１の製造方法においても、ウエハＷの裏面Ｗｒを研削する工程（図５Ｄ参照）や研削ダメージ層を除去する工程（図５Ｅ参照）では、表面側凹所９（貫通孔４）内には、感光性樹脂からなるダミープラグ４８が配置されており、銅などの金属材料は配置されていない。このため、これらの工程で、金属原子がウエハＷ中に拡散することはないので、金属汚染が少ない半導体基板２を備えた半導体チップ４１を得ることができる。
【００８０】
ダミープラグ４８を露光する工程（図５Ｂ参照）において、露光されない外周部分４８ｂを厚くすることにより、厚い絶縁膜４２を形成できる。露光されない外周部分４８ｂの厚さは、レジスト膜４６の開口４６ａ（図５Ｂ参照）の大きさにより容易に制御できる。半導体チップ１の製造方法のように、絶縁膜５をＣＶＤ法により形成すると、貫通孔４および開口６ａの内壁面を完全に覆うように厚く絶縁膜５を形成することができず、絶縁不良を生じることがある。これに対して、この半導体チップ４１の製造方法では、ＣＶＤ法による絶縁膜５より厚い絶縁膜４２を容易に形成できるので、貫通電極４５と半導体基板２とを確実に電気的に絶縁できる絶縁膜４２を形成できる。
【００８１】
ダミープラグ４８を露光する工程は、図５Ｂに示すように、別途レジスト膜４６を設けて実施する代わりに、図５Ｊに示すように、反応性イオンエッチングによる表面側凹所９の形成に伴って形成された開口６ａ付近のハードマスク６の突出部をマスクとして実施してもよい。この場合でも、ハードマスク６の表面側凹所９の縁部から内方への突出長さに相当する幅を有する外周部分４８ｂが、露光されずに所定の溶剤に対する不溶性を維持するとともに、内方の中央部分４８ａが露光されて当該溶剤に対して可溶化する。
【００８２】
図６は、本発明の第４の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。図６において、図４に示す各部に対応する部分には、図４と同じ参照符号を付して説明を省略する。
この半導体チップ５１は、半導体基板２の裏面側において、貫通孔４周辺の領域に設けられた接続用パターン５２を有する。接続用パターン５２は、貫通電極４５と一体に形成されており、貫通電極４５と同種の材料、すなわち銅からなる。接続用パターン５２と裏面保護膜１６との間には、拡散防止膜４３が介在している。
【００８３】
接続用パターン５２の表面は、半導体チップ５１の外部と電気的な接続を得るための裏面側接続面５２ａをなし、裏面側接続面５２ａの任意の位置に、他の半導体チップのバンプ、配線基板に形成された電極パッド、ボンディングワイヤなどを接合できる。
裏面側接続面５２ａは、半導体チップ５１の製造方法において、銅膜４７を形成（図５Ｉ参照）した後、銅膜４７、シード層、および拡散防止膜４３のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分を完全に除去せず、たとえば、レジスト膜を介したエッチングにより、貫通孔４周辺の所定部分を残して除去することにより得られる。
【００８４】
図７は、図４に示す半導体チップ４１を複数個備えた半導体装置の構造を示す図解的な断面図である。図７において、図４に示す各部に対応する部分には、図４と同じ参照符号を付して説明を省略する。
この半導体装置２０は、ＢＧＡ(Ball Grid Array)タイプのパッケージ形態およびマルチチップスタック構造を有しており、平板状の配線基板（インタポーザ）２１を備えている。配線基板２１の上には、半導体チップや配線基板などの平板状の固体装置１９が積層されている。固体装置１９の上には、複数（この実施形態では３つ）の図４に示す半導体チップ４１が積層されており、半導体チップ４１の上には、さらに、半導体チップ１５が積層されている。半導体チップ１５は、貫通孔４（貫通電極４５）を有しない以外は、半導体チップ４１と同様の構造および大きさを有する。
【００８５】
配線基板２１は絶縁体からなり、その表面や内部に配線（図示せず）が設けられている。半導体チップ４１，１５は、いずれも表面（機能素子３が形成された面）が固体装置１９側に向けられた、いわゆるフェースダウン方式で接合されている。
隣接する２つの半導体チップ４１の間、または半導体チップ４１と半導体チップ１５との間において、一方の半導体チップ４１、１５のバンプ１２と、他方の半導体チップ４１の裏面側接続面４５ａ（図４参照）とが接合されている。各半導体チップ４１，１５の間、および半導体チップ４１と固体装置１９との間には間隙が形成されており、この間隙は樹脂からなる層間封止材２４で封止されている。
【００８６】
配線基板２１の他方表面（固体装置１９側とは反対側の面）には、金属ボール（たとえば、はんだボール）２２が接合されている。
配線基板２１および固体装置１９に垂直な方向から見て、固体装置１９は配線基板２１より小さく、配線基板２１のほぼ中央部に接合されている。固体装置１９および半導体チップ４１，１５を垂直に見下ろす平面視において、半導体チップ４１，１５は固体装置１９より小さく、固体装置１９のほぼ中央部に接合されている。半導体チップ４１，１５は、これらに垂直な方向から見て、ほぼ同じ大きさおよび形状を有しており、ほぼ重なるように配置されている。
【００８７】
配線基板２１の上記一方表面外周部で、固体装置１９が対向していない領域には、図示しない電極パッドが設けられており、この電極パッドは、配線基板２１の内部や表面で再配線されて、配線基板２１の他方表面に設けられた金属ボール２２に電気的に接続されている。
固体装置１９の一方表面（配線基板２１とは反対側の面）外周部で半導体チップ４１が対向していない領域には、外部接続用パッド１９Ｐが形成されている。配線基板２１に設けられた電極パッドと、固体装置１９の外部接続用パッド１９Ｐとは、ボンディングワイヤ２３により電気的に接続されている。
【００８８】
半導体チップ４１，１５、固体装置１９、ボンディングワイヤ２３、および配線基板２１の固体装置１９側の面は、封止樹脂（モールド樹脂）２５で封止されている。
各半導体チップ４１，１５の機能素子３は、貫通電極４５により短い距離で固体装置１９に接続されている。この半導体装置２０は、金属ボール２２を介して他の配線基板に実装できる。
【００８９】
図８は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。図８において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
この半導体装置６０は、積層された複数の半導体チップ６１を含み、たとえば、図７に示す半導体装置２０と同様のＢＧＡタイプのパッケージ形態を有する。図８には、隣接する２つの半導体チップ６１のみを示す。
【００９０】
半導体チップ６１は、図１の半導体チップ１のバンプ１２の代わりに、表面保護膜１３を貫通して貫通電極１０と一体に形成されたバンプ６２を備えている。すなわち、バンプ６２は、貫通電極１０と同じ材料（銅）からなる。
バンプ６２の幅は、ハードマスク６の開口６ａの幅より小さく、貫通電極１０の表面側の端部は、ハードマスク６の表面とほぼ面一の平坦面を有している。貫通電極１０のこの平坦面には、配線部材１１Ａが接合されている。配線部材１１Ａは、ハードマスク６のコンタクト孔６ｂを介して機能素子３に電気的に接続されている。
【００９１】
貫通電極１０の端部にこのような平坦面が設けられておらず、バンプ６２が開口６ａとほぼ同じ幅を有する場合、配線部材１１Ａはバンプ６２の側面に接することになり、配線部材１１Ａとバンプ６２との接触面積は小さくなり、接続信頼性が低下する。一方、図８に示す半導体装置６０のように、貫通電極１０端部の平坦面に配線部材１１Ａを接合することにより、貫通電極１０と配線部材１１Ａとの接触面積は大きくなり、電気的な接続信頼性が高くなる。
【００９２】
拡散防止膜７は、貫通電極１０（裏面側接続面１０ａを除く。）およびバンプ６２の表面に形成されており、貫通電極１０とバンプ６２との間には介在していない。
バンプ６２は、表面保護膜１３の表面から突出している。一方の半導体チップ６１の裏面側接続面１０ａと他方の半導体チップ６１のバンプ６１とは、接合されている。一方の半導体チップ６１の表面と、他方の半導体チップ６１の裏面との間には、バンプ６２の表面保護膜１３からの突出高さにほぼ相当する大きさの間隙が形成されており、この間隙は、樹脂からなる接着層６３で満たされている。接着層６３により、２つの半導体チップ６１は接着されている。接着層６３は、たとえば、エポキシ、アクリルなどからなる。
【００９３】
図９Ａないし図９Ｈは、図８に示す半導体装置６０の製造方法を説明するための図解的な断面図である。図９Ａないし図９Ｈにおいて、図２Ａないし図２Ｉに示す各部に対応する部分には、図２Ａないし図２Ｉと同じ参照符号を付して説明を省略する。
この半導体装置６０の製造方法では、半導体チップ６１に対応する複数の領域をそれぞれ有する複数のウエハＷ１，Ｗ２が用いられる。
【００９４】
先ず、ウエハＷ１に対して、ダミープラグ８を形成する工程までが、図１に示す半導体チップ１の製造方法と同様に実施される（図２Ｂ参照）。続いて、半導体チップ１の製造方法において配線部材１１を形成する場合と同様にして、機能素子３に電気的に接続された配線部材１１Ａが形成される。ただし、配線部材１１Ａは、ハードマスク６の開口６ａからのダミープラグ８の露出面の一部（たとえば、３分の１程度の部分）を覆うように形成される。
【００９５】
次に、以上の工程を経たウエハＷ１の表面側の全面に、表面保護膜１３が形成され、表面保護膜１３の所定の領域に開口１３ａが形成される。開口１３ａには、ダミープラグ８において、配線部材１１と接触していない領域が露出するようにされる。この状態が、図９Ａに示されている。
続いて、開口１３ａを貫通してダミープラグ８に接触するダミーバンプ６５が形成される（図９Ｂ参照）。ダミーバンプ６５は、半導体チップ６１のバンプ６２（図８参照）とほぼ同じ大きさおよび形状を有しており、表面保護膜１３の表面から突出している。また、ダミーバンプ６５は、適当な溶剤を用いたエッチングにより容易に除去できる材料からなり、たとえば、ダミープラグ８と同じ材料からなる。ダミーバンプ６５を構成する材料は、ダミープラグ８を構成する材料と異なっていてもよい。
【００９６】
次に、完成された半導体チップ６１（図８参照）に相当する領域が密に形成されたウエハＷ２が用意される。そして、ウエハＷ２の裏面Ｗ２ｒとウエハＷ１の表面とが対向されて、ウエハＷ１のダミーバンプ６５がウエハＷ２の裏面側接続面１０ａに接触される。ウエハＷ２に対するウエハＷ１の位置合わせは、たとえば、ウエハＷ１の裏面Ｗ１ｒ側から、ウエハＷ１を赤外光で透過させ、ウエハＷ２で反射された赤外光をモニタすることにより、ウエハＷ２上の位置合わせマークを確認して行うことができる。
【００９７】
この工程は、ウエハＷ２の表面側が支持体に貼り付けられた状態で実施してもよい。ウエハＷ１とウエハＷ２との間には、ダミーバンプ６５の表面保護膜１３表面からの突出高さにほぼ相当する大きさの間隙が形成される。
続いて、ウエハＷ１とウエハＷ２との間隙に接着剤が充填されて、接着層６３が形成される。接着層６３がエポキシやアクリルからなる場合、たとえば、未硬化で液状のエポキシやアクリルをウエハＷ１とウエハＷ２との間隙に流し込んだ後、このエポキシやアクリルを硬化させて接着層６３を得ることができる。接着層６３は、ダミーバンプ６５の周囲を取り囲んでダミーバンプ６５を型取りするように配置される。この状態が、図９Ｃに示されている。
【００９８】
次に、ウエハＷ１の裏面Ｗ１ｒが、機械的に研削（研磨）されて、ダミープラグ８がウエハＷ１の裏面Ｗ１ｒに露出され、表面側凹所９は貫通孔４となる。この状態が、図９Ｄに示されている。
次に、裏面保護膜１６を形成する工程が、半導体チップ１，４１の製造方法と同様にして実施される。裏面保護膜１６には、貫通孔４の内壁面と連続した内壁面を有する開口１６ａが形成される。この状態が、図９Ｅに示されている。
【００９９】
続いて、ダミープラグ８およびダミーバンプ６５が、適当な溶剤を用いたエッチングにより除去される。これにより、開口１６ａ、貫通孔４および開口６ａの内部空間、ならびに接着層６３で区画された空間が連通してなる空所６６が形成される。配線部材１１Ａがダミープラグ８に接するように形成されていたこと、およびダミーバンプ６５がウエハＷ２の裏面側接続面１０ａに接するようにされていたことにより、ダミープラグ８およびダミーバンプ６５除去後の空所６６内には、配線部材１１ＡおよびウエハＷ２の裏面側接続面１０ａが露出する。この状態が、図９Ｆに示されている。
【０１００】
次に、以上の工程を経たウエハＷ１裏面Ｗ１ｒ側の露出表面全面、すなわち、裏面保護膜１６の表面、空所６６の内壁面（ウエハＷ２の裏面側接続面１０ａおよび配線部材１１Ａの露出面を含む。）に、拡散防止膜７が形成される。この状態が、図９Ｇに示されている。
そして、拡散防止膜７の上に、さらに、銅からなるシード層（図示せず）が形成された後、このシード層をシードとした電解めっきにより、銅膜１４が形成される。銅膜１４は、空所６６の内部においてシード層の内方の領域を満たすように形成される。また、銅膜１４は、空所６６外のシード層上（拡散防止膜７）上にも形成される。この状態が、図９Ｈに示されている。
【０１０１】
その後、銅膜１４、シード層、および拡散防止膜７のうち、空所６６の外部に存在する部分が、たとえば、エッチバックにより除去される。これにより、銅膜１４の露出表面（エッチバック面）は、裏面保護膜１６の表面とほぼ面一の裏面側接続面１０ａになる。銅膜１４の残部において、開口１６ａ、貫通孔４および開口６ａ内のものは貫通電極１０となり、開口１３ａおよび接着層６３に区画された空間内のものは、貫通電極１０と一体のバンプ６２となる。
【０１０２】
その後、ウエハＷ１，Ｗ２が所定位置で切断されて、図８に示す半導体チップ６１の個片が積層された半導体装置６０が得られる。
以上の半導体装置６０の製造方法において、ウエハＷ２に積層されたウエハＷ１を貫通する空所６６に金属材料を供給することにより、バンプ６２および貫通電極１０の形成、バンプ６２とウエハＷ２の裏面側接続面１０ａとの接合、ならびに貫通電極１０と配線部材１１Ａとの接合を同時に達成できる。
【０１０３】
また、ウエハＷ１はウエハＷ２に積層された状態で薄型化されるので、薄型化されたウエハＷ１（半導体基板２）をウエハＷ２（他の半導体基板２）に積層する必要はない。
ウエハＷ１の貫通電極１０を形成した後、ウエハＷ１，Ｗ２を切断する前に、ウエハＷ１の裏面Ｗ１ｒに、図９Ｂに示す状態のウエハＷ１と同様の他のウエハをさらに積層して、ウエハＷ１の場合と同様にして、当該他のウエハに貫通電極１０やバンプ６２を形成してもよい。その後、ウエハＷ１，Ｗ２および当該他のウエハを切断することにより、３つの半導体チップ６１が積層され、電気的に接続された半導体装置を得ることができる。
【０１０４】
図１０は、本発明の一実施形態に係る半導体チップの構造を示す図解的な断面図である。図１０において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
この半導体チップ７１は、一方表面（以下、「表面」という。）に機能素子７３が形成された半導体基板７２を備えており、機能素子７３は発光部７３Ｌを有している。半導体基板７２の表面には、機能素子７３を覆うように、酸化シリコンからなるハードマスク６が形成されている。
【０１０５】
機能素子７３の側方には、半導体基板７２を厚さ方向に貫通する貫通孔４が形成されている。ハードマスク６には、半導体基板７２の表面に垂直な方向から見て、貫通孔４とほぼ重なる領域に、開口６ａが形成されている。貫通孔４および開口６ａの内壁には、酸化シリコンからなる絶縁膜５が形成されている。貫通孔４および開口６ａの内部は、透光性材料（たとえば、透光性樹脂）で埋められて貫通導波路７４が形成されている。透光性材料は、発光部７３Ｌから発せられる光（可視光以外に赤外光などの不可視光を含む。）を透過することができる。
【０１０６】
ハードマスク６上で、発光部７３Ｌの上方から貫通導波路７４上にわたって、透光性材料（たとえば、透光性樹脂）からなる表面導波路７５が設けられている。表面導波路７５は、図１０に示す断面において台形の形状を有しており、発光部７３Ｌの上および貫通孔４の上に、半導体基板７２と４５°の角度をなす斜面を有している。これらの斜面には、アルミニウム（Ａｌ）が蒸着されてミラーＭ１，Ｍ２が形成されている。
【０１０７】
ミラーＭ１は、発光部７３Ｌから発せられた光を反射してミラーＭ２に導くことができる姿勢で設けられている。ミラーＭ２は、ミラーＭ１から入射する光を貫通孔４を通して、半導体基板７２の裏面（機能素子７３が形成されている面と反対側の面）側に導くことができる姿勢で設けられている。
機能素子７３の発光部７３Ｌから発せられた光（光信号）は、ハードマスク６を透過して、表面導波路７５中へと進み、ミラーＭ１で反射され、さらにミラーＭ２で反射されて、表面導波路７５から貫通孔４内の貫通導波路７４へと進み、半導体基板７２の裏面側に至る（図１０に光路を矢印Ｌで示す。）。
【０１０８】
この半導体チップ７１は、１つのチップに貫通孔４と発光部７３Ｌとが形成されているので、貫通孔が設けられた基板に発光素子が形成されたチップを実装する場合のように、実装精度が問題となることはない。すなわち、この半導体チップ７１では、貫通孔４を光信号が良好に伝送される。
また、発光部７３Ｌまたは受光部が形成され、かつ貫通孔４を有しない半導体チップを３つ以上積層した場合、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができなかった。これに対して、この半導体チップ７１は、貫通孔４を介して光信号を伝送できるので、この半導体チップ７１を３つ以上積層して、隣接していない２つの半導体チップ７１間で、直接光信号の送受を行うことができる。
【０１０９】
図１１は、発光部７３Ｌおよび受光部を有する半導体チップがインタポーザとして使用された半導体装置、ならびにこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。図１１において、図１０に示す各部に対応する部分には、図１０と同じ参照符号を付して説明を省略する。
この半導体装置８０の半導体チップ７１Ａは、は、半導体基板７２を備えており、半導体基板７２の一方表面（表面）には、機能素子７３が形成されている。機能素子７３の周縁部には発光部７３Ｌと受光部７３Ｄとが形成されている。機能素子７３の内方で発光部７３Ｌおよび受光部７３Ｄが形成されていない領域の上には、複数のＬＳＩチップ８１が積層されてなるＬＳＩモジュール８２が接合されている。
【０１１０】
半導体基板７２において機能素子７３とは反対側の面（裏面）には、外部接続材としての金属ボール８３が設けられている。
半導体装置８０は、金属ボール８３を介して、一方表面に光導波路８５が形成された実装基板８６の当該一方表面に実装されている。半導体装置８０は、半導体チップ７１Ａの貫通導波路７４（貫通孔）が、光導波路８５の所定部分の上に位置するように、実装基板８６に対して位置合わせされている。これにより、半導体装置８０に備えられた半導体チップ７１Ａの発光部７３Ｌおよび受光部７３Ｄが、実装基板８６と光信号の送受を行えるようになっている。
【０１１１】
半導体チップ７１Ａが貫通導波路７４（貫通孔）を有することにより、半導体チップ７１Ａの一方表面側に発光部７３Ｌ、受光部７３ＤおよびＬＳＩモジュール８２を有しながら、他方表面側の実装基板８６との間で光信号の送受を行うことができる半導体装置８０が実現されている。
図１４は、光信号の送受を行う従来の半導体装置、およびこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。図１４において、図１１に示す各部に対応する部分には、図１１と同じ参照符号を付して説明を省略する。
【０１１２】
この半導体装置１２１は、一方表面（表面）に配線１２３が形成された半導体チップ１２２を、インタポーザとして備えている。半導体チップ１２２の表面には、ＬＳＩモジュール８２および複数の光電気変換用ドライバＩＣチップ１２４が、半導体チップ１２２に平行な横方向に並べられて接合されている。ＬＳＩモジュール８２と光電気変換用ドライバＩＣチップ１２４とは、配線１２３を介して電気的に接続されている。
【０１１３】
半導体チップ１２２において、配線１２３とは反対側の面（裏面）には、発光素子１２５Ｌが形成された発光チップ１２６および受光素子１２５Ｄが形成された受光チップ１２７が接合されている。発光チップ１２６および受光チップ１２７は、半導体チップ１２２を厚さ方向に貫通する貫通電極１２８、および配線１２３を介して、ＬＳＩモジュール８２や光電気変換用ドライバＩＣチップ１２４と、電気的に接続されている。
【０１１４】
また、半導体チップ１２２の裏面には、外部接続材としての金属ボール１２９が設けられている。金属ボール１２９の半導体チップ１２２裏面からの突出高さは、発光チップ１２６および受光チップ１２７の半導体チップ１２２裏面からの突出高さより大きい。
このように、貫通導波路７４（図１１参照）を有しない半導体装置１２１では、半導体チップ１２２の裏面側（ＬＳＩモジュール８２とは反対側の面）に発光チップ１２６および受光チップ１２７を配置する必要があり、小型化が困難であった。
【０１１５】
また、半導体装置１２１を実装基板８６に実装する場合、実装基板８６に対する発光チップ１２６および受光チップ１２７の位置精度は、半導体チップ１２２（インターポーザ）に対する発光チップ１２６および受光チップ１２７の実装精度に加え、実装基板８６に対する半導体チップ１２２の実装精度により決定される。このため、実装基板８６に対する発光チップ１２６および受光チップ１２７の位置精度を高くすることはできなかった。
【０１１６】
これに対して、図１１に示すように、半導体装置８０では、発光部７３Ｌおよび受光部７３Ｄに加えて光電気信号変換用ドライバＩＣも、半導体基板７２と別体のチップとしてではなく、半導体基板７２自体に作り込むことができる。貫通導波路７４（貫通孔）を介して半導体チップ７１Ａの表面側と裏面側との間の光信号の送受が可能であることにより、半導体チップ７１Ａ（半導体基板７２）の表面側に発光部７３Ｌおよび受光部７３Ｄを形成することが可能となっている。これにより、半導体チップ１２２（インターポーザ）の両面にチップが実装されて実装基板８６との間で光信号の送受を行う半導体装置１２１（図１４参照）と比べて、小型化を図ることができる。
【０１１７】
また、図１１に示す半導体装置８０に備えられた半導体チップ７１Ａでは、発光部７３Ｌおよび受光部７３Ｄを半導体基板７２に直接作り込むことができることにより、半導体基板７２に対する発光部７３Ｌおよび受光部７３Ｄの位置精度を高くすることができる。すなわち、この半導体装置８０を実装基板８６に実装する場合、実装基板８６に対する発光部７３Ｌおよび受光部７３Ｄの位置精度は、実質的に実装基板８６に対する半導体装置８０（半導体チップ７１Ａ）の実装精度のみにより決定されるので高い。これにより、発光部７３Ｌおよび受光部７３Ｄと実装基板７６との間で、良好に光信号の送受を行うことができる。
【０１１８】
図１２Ａないし図１２Ｃは、図１０に示す半導体チップ７１の製造方法を説明するための図解的な断面図である。図１２Ａないし図１２Ｃにおいて、図２Ａないし図２Ｉに示す各部に対応する部分には、図２Ａないし図２Ｉと同じ参照符号を付して説明を省略する。
複数の半導体チップ７１が、１枚のウエハＷから作製されるが、図１２Ａないし図１２Ｃでは、ウエハＷにおける１つの半導体チップ７１に相当する部分の一部のみを示す。図１２Ａないし図１２Ｃに示すウエハＷは、図１０に示す最終形態の半導体チップ７１に対応する領域が、ウエハＷの面内方向に、複数個、密に形成されたものである。
【０１１９】
一方表面（以下、「表面」という。）に機能素子７３が形成されたウエハＷの表面に、酸化シリコンからなり所定の部分に開口６ａを有するハードマスク６が形成される。開口６ａは、ウエハＷにおいて機能素子３の側方の領域が露出するように形成される。
次に、半導体チップ１の製造方法と同様にして、ハードマスク６の開口を６ａを介した反応性イオンエッチングにより、機能素子７３の側方の領域に表面側凹所９が形成される。表面側凹所９は、ウエハＷの厚さよりも浅い所定の深さを有する。続いて、ＣＶＤ法により、開口６ａおよび表面側凹所９内の露出表面に、酸化シリコンからなる絶縁膜５が形成される。この状態が、図１２Ａに示されている。
【０１２０】
次に、表面側凹所９および開口６ａの内部に、透光性材料（たとえば、透光性のポリイミドなどの透光性樹脂、ガラスなど）が充填されて、プラグ７８が形成される（図１２Ｂ参照）。ダミープラグ８の開口６ａからの露出面とハードマスク６の表面とは、ほぼ面一にされる。
続いて、ハードマスク６およびプラグ７８の上に、別途形成された表面導波路７５が貼り付けられる。この際、ミラーＭ１が発光部７３Ｌの上に位置し、ミラーＭ２が表面側凹所９の上に位置するようにされる（図１２Ｃ参照）。
【０１２１】
続いて、ウエハＷの表面が図示しない支持体に貼り付けられ、ウエハＷの裏面（機能素子７３と反対側の面）Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、プラグ７８がウエハＷの裏面Ｗｒに露出され、表面側凹所９は、ウエハＷを厚さ方向に貫通する貫通孔４となる。
その後、ウエハＷが所定位置で切断されて、図１０に示す半導体チップ７１の個片にされる。
【０１２２】
以上の製造方法において、透光性材料の代わりに透光性を有しない非金属の充填材を、表面側凹所９および開口６ａの内部に充填してダミープラグを形成してもよい。この場合、研削によりウエハＷの裏面Ｗｒにダミープラグを露出させた後、このダミープラグを除去することができる。この場合、貫通孔４内が充填材で満たされていない半導体チップが得られる。この場合でも、貫通孔４を介して光信号の送受を行うことができる。
【０１２３】
また、ウエハＷの裏面Ｗｒを研削する際は、表面側凹所９（貫通孔４）内には充填材が埋め込まれているので、貫通孔４内に研削屑が入ることはない。
この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態でも実施できる。たとえば、開口６ａおよび貫通孔４の内部に供給される金属材料は、銅以外に、たとえば、アルミニウム（Ａｌ）、タングステン（Ｗ）、クロム、チタン、金（Ａｕ）、インジウム（Ｉｎ）、錫（Ｓｎ）系の半田などからなるものであってもよい。すなわち、貫通電極１０、接続用パターン３２は、アルミニウム、タングステン、クロム、チタン、金、インジウム、錫系の半田などからなるものであってもよい。
【０１２４】
開口６ａおよび貫通孔４の内部に金属材料を埋め込む工程（図２Ｉ参照）は、ＣＶＤ法、スパッタ法、溶融材料のディッピングなどの方法により実施されてもよい。この場合、シード層を形成する工程を省略できる。
複数の半導体チップ１，３１，４１，５１，６１が積層された半導体装置は、ＢＧＡタイプのパッケージ形態に限られず、たとえば、ＳＯＰ(Small Outline Package)、ＱＦＰ(Quad Flat Package)、ＱＦＮ(Quad Flat Non-leaded Package)などのタイプのパッケージ形態を有するものとすることができる。
【０１２５】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｂ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｃ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｄ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｅ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｆ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｇ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｈ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｉ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図３】本発明の第２の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図４】本発明の第３の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図５Ａ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｂ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｃ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｄ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｅ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｆ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｇ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｈ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｉ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｊ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図６】本発明の第４の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図７】図４に示す半導体チップを複数個含む半導体装置の構造を示す図解的な断面図である。
【図８】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図９Ａ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｂ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｃ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｄ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｅ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｆ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｇ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｈ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図１０】本発明の一実施形態に係る半導体チップの構造を示す図解的な断面図である。
【図１１】発光部および受光部を有する半導体チップがインタポーザとして使用された半導体装置、ならびにこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。
【図１２Ａ】図１０に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１２Ｂ】図１０に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１２Ｃ】図１０に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１３Ａ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｂ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｃ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｄ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｅ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｆ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｇ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｈ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１４】光信号の送受を行う従来の半導体装置、およびこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。
【符号の説明】
【０１２７】
１，３１，４１，５１，６１，７１，７１Ａ 半導体チップ
２，７２ 半導体基板
３，７３ 機能素子
４ 貫通孔
８，４８ ダミープラグ
９ 表面側凹所
１０，４５ 貫通電極
２０，６０ 半導体装置
４２ 絶縁膜
４８ａ ダミープラグの中央部分
４８ｂ ダミープラグの外周部分
６２ バンプ
６３ 接着層
６５ ダミーバンプ
７３Ｄ 受光部
７３Ｌ 発光部
７８ プラグ
Ｍ１，Ｍ２ ミラー
Ｗ，Ｗ１，Ｗ２ 半導体ウエハ
Ｗｒ，Ｗ１ｒ、Ｗ２ｒ 半導体ウエハの裏面
【技術分野】
【０００１】
本発明は、厚さ方向に貫通する貫通孔を有する半導体チップおよびその製造方法、ならびに厚さ方向に貫通する貫通孔を有する半導体チップを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを含む半導体装置としてマルチチップモジュール（ＭＣＭ）がある。マルチチップモジュールでは、半導体装置内で複数の半導体チップを配線基板上に積層して、半導体装置の実装面積を小さくすることが試みられている。このような半導体装置において、半導体チップを厚さ方向に貫通する貫通孔内に貫通電極を設けて、この貫通電極により縦方向の電気的な接続を達成する場合がある。
【０００３】
図１３Ａないし図１３Ｈは、従来の貫通電極を有する半導体チップの製造方法を説明するための図解的な断面図である。このような製造方法は、下記特許文献１に開示されている。
一方表面（以下、「表面」という。）に機能素子（デバイス）１０１が形成された半導体ウエハ（以下、単に「ウエハ」という。）Ｗの表面に、機能素子１０１の側方の領域を露出させる開口１０３ａを有するハードマスク１０３が形成される。
【０００４】
次に、ハードマスク１０３をマスクとした反応性イオンエッチング（ＲＩＥ）により、機能素子１０１の側方の領域に、ウエハＷの厚さより浅い深さを有する表面側凹所１０２が形成され、さらに、ハードマスク１０３に、機能素子１０１の所定の部分を露出させるコンタクト孔１０３ｂが形成される。
続いて、開口１０３ａおよび表面側凹所１０２内の露出表面に、酸化シリコンからなる絶縁膜１０４が形成される。この状態が図１３Ａに示されている。
【０００５】
次に、以上の工程を経たウエハＷの表面側の全面に、導電性の拡散防止膜１０５が形成され（図１３Ｂ参照）、さらに、拡散防止膜１０５上に、図示しないシード層が形成される。そして、このシード層をシードとした電解めっきにより、開口１０３ａ、コンタクト孔１０３ｂおよび表面側凹所１０２の内部が、銅からなる金属膜１０６で埋められる。金属膜１０６は、コンタクト孔１０３ｂを介して機能素子１０１に電気的に接続される。この状態が、図１３Ｃに示されている。
【０００６】
次に、表面側凹所１０２、開口１０３ａおよびコンタクト孔１０３ｂ外の金属膜１０６および拡散防止膜１０５のうち、開口１０３ａ内とコンタクト孔１０３ｂ内とを接続するパターンを有する所定の領域以外の部分が除去される。この状態が、図１３Ｄに示されている。
次に、表面側凹所１０２、開口１０３ａおよびコンタクト孔１０３ｂ外の金属膜１０６の上に、ＵＢＭ層１０７およびバンプ１０８が形成される。ＵＢＭ層１０７は、金属膜１０６とバンプ１０８との間に形成される。この状態が、図１３Ｅに示されている。
【０００７】
続いて、ウエハＷの表面が図示しない支持体に貼り付けられ、ウエハＷの裏面Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、表面側凹所１０２は、貫通孔１１２となり、金属膜１０６がウエハＷの裏面Ｗｒに露出され、表面側凹所１０２および開口１０３ａ内の金属膜１０６は貫通電極１０９となる。貫通電極１０９と一体の金属膜１０６の残部は、貫通電極１０９と機能素子１０１とを電気的に接続する配線部材１１０として機能する。この状態が、図１３Ｆに示されている。
【０００８】
ウエハＷの裏面Ｗｒには、研削痕や研削時に受けたダメージを有する研削ダメージ層が存在している。この研削ダメージ層を除去するため、ウエハＷの裏面Ｗｒが５μｍ程度ドライエッチングされる。この際、貫通電極１０９、拡散防止膜１０５、および絶縁膜１０４はほとんどエッチングされず、ウエハＷの裏面Ｗｒから突出する。この状態が、図１３Ｇに示されている。
【０００９】
次に、ウエハＷの裏面Ｗｒ全面に酸化シリコンからなる裏面側絶縁膜１１１が形成され、さらに、裏面側絶縁膜１１１のうち貫通電極１０９、拡散防止膜１０５、および絶縁膜１０４を覆っている部分が研削により除去されて露出される（図１３Ｈ参照）。その後、ウエハＷが切断されて、貫通電極１０９を有する半導体チップの個片にされる。
以上のような製造方法により得られた半導体チップを縦方向に積層し、隣接する半導体チップのバンプ１０８とウエハＷの裏面Ｗｒに露出した貫通電極１０９とを接合することにより、半導体チップ同士を電気的に接続できる。これにより配線長を短くできる。このような半導体装置は、配線基板等に対する実装面積が小さい。
【特許文献１】特表２０００−５１０２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、貫通電極１０９を有する半導体チップの従来の製造方法において、裏面Ｗｒ研削時（図１３Ｆ参照）に、ウエハＷとともに金属膜１０６（貫通電極１０９）も研削される。これにより、金属膜１０６を構成する銅は、ウエハＷの裏面Ｗｒから拡散によりウエハＷの深部にまで至り、研削ダメージ層を除去（図１３Ｇ参照）してもウエハＷに残存する。このようにして、ウエハＷが汚染され、半導体チップの特性が劣化する。
【００１１】
そこで、この発明の目的は、貫通電極の形成に伴う半導体基板の金属汚染を抑制することができる半導体チップの製造方法を提供することである。
この発明の他の目的は、貫通電極を有しながら、良好な特性を有する半導体チップを有する半導体装置を提供することである。
この発明のさらに他の目的は、貫通電極の形成に伴う半導体チップの金属汚染を抑制できる半導体装置の製造方法を提供することである。
【００１２】
この発明のさらに他の目的は、半導体基板に形成した貫通孔を介して光信号を良好に伝送することができる半導体チップおよびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記の課題を解決するための請求項１記載の発明は、表面および裏面（Ｗｒ）を有し上記表面に機能素子（３）が形成された半導体基板（Ｗ）の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所（９）を形成する工程と、この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグ（８，４８）を上記表面側凹所に埋め込むを形成するダミープラグ形成工程と、このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔（４）にする薄型化工程と、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極（１０，４５）を形成する工程とを含むことを特徴とする半導体チップ（１，３１，４１，５１）の製造方法である。
【００１４】
なお、括弧内の数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明によれば、薄型化工程が実施される際、表面側凹所（貫通孔）内には非金属材料からなるダミープラグが設けられており、金属材料は存在していない。したがって、たとえば、薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものであっても、研削の際に、金属原子が、半導体基板の裏面から半導体基板中に拡散することはない。すなわち、貫通電極の形成に伴う半導体基板の金属汚染を抑制することができる。したがって、この発明の製造方法により、貫通電極を有しながら、金属汚染が少なく良好な特性を示す半導体チップを製造できる。
【００１５】
ダミープラグ除去後の貫通孔内に金属材料を供給することにより、半導体基板を厚さ方向に貫通する貫通電極を有する半導体チップが得られる。この貫通電極により半導体基板の表面側と裏面側とを、短い距離で電気的に接続できる。
ダミープラグを構成する非金属材料は、たとえば、ポリマーであってもよい。
薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものである場合、この半導体チップの製造方法は、薄型化工程の後、薄型化工程による研削痕やダメージを有する研削ダメージ層を除去する工程をさらに含んでいてもよい。
【００１６】
また、この半導体チップの製造方法は、上記ダミープラグ除去工程の後、上記貫通電極を形成する工程の前に、上記貫通孔の内壁の上に、絶縁膜を形成する工程を含むことが好ましい。この場合、得られた半導体チップにおいて、貫通電極と半導体基板との間に絶縁膜が介在し、この絶縁膜により、貫通電極と半導体基板との間が電気的に絶縁される。
また、この半導体チップの製造方法は、上記ダミープラグ除去工程の後、上記貫通電極を形成する工程の前に、上記貫通孔の内壁の上に、上記貫通孔内から上記半導体基板への金属原子の拡散を抑制する拡散防止膜を形成する工程を含むことが好ましい。この場合、得られた半導体チップにおいて、貫通電極と半導体基板との間に拡散防止膜が介在し、この拡散防止膜により、貫通電極から半導体基板へ金属原子が拡散して半導体チップの特性が劣化することを抑制できる。
【００１７】
貫通電極を形成する工程は、たとえば、電解めっきにより貫通孔内に金属材料を供給する工程を含んでいてもよい。この場合、金属材料を供給する前に、貫通孔の内壁の上にシード層を形成する工程を実施すればよい。
請求項２記載の発明は、上記ダミープラグ形成工程の後、上記ダミープラグ除去工程の前に、上記半導体基板の表面側における上記ダミープラグの露出面に接し、上記機能素子に電気的に接続された配線部材（１１）を形成する工程をさらに含むことを特徴とする請求項１記載の半導体チップの製造方法である。
【００１８】
この発明によれば、配線部材は、半導体基板の表面側におけるダミープラグの露出面に接するように形成されるので、ダミープラグが除去された後の貫通孔内に金属材料を供給すると、配線部材に電気的に接続された貫通電極が形成される。配線部材は、機能素子に電気的に接続されているので、このような方法により、機能素子に電気的に接続された貫通電極を容易に製造できる。
【００１９】
請求項３記載の発明は、上記ダミープラグ形成工程が、上記表面側凹所内に上記非金属材料としての絶縁性を有する感光性樹脂を充填して、当該感光性樹脂からなる上記ダミープラグ（４８）を形成する感光性樹脂充填工程と、露光により、上記ダミープラグのうち、上記表面側凹所の内側壁の全面に沿って設けられた所定の外周部分（４８ｂ）が所定のエッチング媒体に対して不溶性を有し、上記外周部分の内方の中央部分（４８ａ）が当該所定のエッチング媒体に対して可溶性を有する状態にする露光工程とを含み、上記ダミープラグ除去工程が、上記ダミープラグの上記中央部分を、上記所定のエッチング媒体を用いたエッチングにより除去する現像工程を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法である。
【００２０】
この発明によれば、現像工程により、ダミープラグのすべてが除去されるのではなく、ダミープラグのうち表面側凹所の内側壁の全面に沿って設けられた外周部分が残される。ダミープラグは絶縁材料からなるので、除去されずに残るダミープラグの外周部分は、得られた半導体チップにおいて、貫通電極と半導体基板との間に介在して、貫通電極と半導体基板とを電気的に絶縁する絶縁膜として機能する。
【００２１】
絶縁膜は、露光工程において、ダミープラグの露光領域を制御することにより所望の厚さに形成することができる。したがって、十分な絶縁性を有する厚い絶縁膜を容易に形成できる。
感光性樹脂は、所定のエッチング媒体に対して不溶性を有し、露光部分が可溶化する、いわゆるポジ型のものであってもよく、所定のエッチング媒体に対して可溶性を有し、露光部分が不溶化する、いわゆるネガ型のものであってもよい。
【００２２】
露光領域を規制するために、所定パターンのレジストが用いられてもよい。また、露光領域は、レジスト以外のもので規制してもよい。たとえば、表面側凹所を、開口を有するハードマスクを利用した反応性イオンエッチングにより形成する場合は、この表面側凹所は、開口の幅よりわずかに大きな幅を有することになる。このため、ハードマスクは、表面側凹所の縁部からわずかに内方に突出した状態となる。このハードマスクの突出部を利用して、表面側凹所内の感光性樹脂（ダミープラグ）に対する露光領域を規制してもよい。
【００２３】
請求項４記載の発明は、請求項１ないし３のいずれかに記載された半導体チップの製造方法により複数の半導体チップ（１，３１，４１，５１）を製造する工程と、上記複数の半導体チップを積層する工程とを含むことを特徴とする半導体装置（２０）の製造方法である。
請求項１ないし３のいずれかに記載された半導体チップの製造方法により、貫通電極の形成に伴う半導体チップの金属汚染を抑制できる。したがって、この半導体装置の製造方法により、貫通電極を有し金属汚染が少ない半導体チップを有する半導体装置が得られる。
【００２４】
貫通電極により、隣接して積層される２つの半導体チップにおいて、一方の半導体チップの機能素子と他方の半導体チップの機能素子とを短い距離で電気的に接続できる。
請求項５記載の発明は、表面および裏面（Ｗ１ｒ）を有し上記表面に機能素子（３）が形成された第１半導体基板（Ｗ１）の上記表面に、上記第１半導体基板の厚さよりも浅い所定の深さの表面側凹所（９）を形成する工程と、この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグ（８）を上記表面側凹所に埋め込むダミープラグ形成工程と、上記ダミープラグが形成された上記第１半導体基板の上記表面を、第２半導体基板（Ｗ２）の一方表面（Ｗ２ｒ）に対向させて、上記第１半導体基板を上記第２半導体基板上に積層する積層工程と、上記第２半導体基板に積層された上記第１半導体基板の上記裏面側部分を除去して、上記第１半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記第１半導体基板を貫通する貫通孔（４）にする薄型化工程と、この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記第１半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極（４）を形成する金属材料供給工程とを含むことを特徴とする半導体装置（６０）の製造方法である。
【００２５】
この発明によれば、薄型化工程が実施される際、表面側凹所（貫通孔）内には非金属材料からなるダミープラグが設けられており、金属材料は存在していない。したがって、たとえば、薄型化工程が物理的に第１半導体基板の裏面を研削（研磨）するものであっても、研削の際に、金属原子が、第１半導体基板の裏面から第１半導体基板中に拡散することはない。すなわち、貫通電極の形成に伴う第１半導体基板の金属汚染を抑制することができる。
【００２６】
したがって、この半導体装置の製造方法により、貫通電極を有し金属汚染が少ない半導体チップ（第１半導体基板または第１半導体基板が切断されてなる半導体基板）を有する半導体装置を製造できる。
この半導体装置の製造方法では、第１半導体基板は、第２半導体基板に積層された状態で薄型化されて、貫通電極が形成される。したがって、薄型化された後の第１半導体基板を第２半導体基板に積層する必要はない。
【００２７】
請求項６記載の発明は、上記積層工程の前に、上記第１半導体基板の表面から突出し、上記ダミープラグに接触するダミーバンプ（６５）を形成する工程をさらに含み、上記第２半導体基板が、上記一方表面に設けられた配線部材（１０）を含み、上記積層工程が、上記ダミーバンプを、上記第２半導体基板の上記配線部材に接触させるダミーバンプ接触工程と、上記第２半導体基板の上記配線部材に接触している上記ダミーバンプの周囲を覆うように型取り材（６３）を配置する工程とを含み、上記ダミープラグ除去工程が、上記ダミーバンプを除去する工程をさらに含み、上記金属材料供給工程が、上記貫通孔に連通し上記型取り材により区画された空間に金属材料を供給して、上記貫通電極と一体で上記第１半導体基板の上記表面から突出したバンプ（６２）を形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法である。
【００２８】
この発明によれば、ダミーバンプ接触工程により、ダミーバンプと第２半導体基板の配線部材とが接触するので、ダミーバンプ除去後の型取り材により区画された空間には、第２半導体基板の配線部材が露出する。したがって、金属材料供給工程により、ダミーバンプ除去後の型取り材により区画された空間に金属材料が供給されてバンプが形成されると、このバンプは第２半導体基板の配線部材と電気的に接続される。すなわち、この製造方法により、貫通電極の形成時に、バンプを同時に形成できるうえ、このバンプの形成時に当該バンプと第２半導体基板の配線部材とを電気的に接続することができる。
【００２９】
型取り材は、たとえば、第１半導体基板の表面と第２半導体基板の上記一方表面とを接着するための接着剤であってもよい。
第２半導体基板の配線部材は、請求項７記載のように、上記第２半導体基板を厚さ方向に貫通する貫通電極（１０）を含んでいてもよく、この場合、上記ダミーバンプ接触工程が、上記ダミーバンプを、上記第２半導体基板を貫通する貫通電極に接触させる工程を含んでいてもよい。
【００３０】
これにより、第１半導体基板のバンプが第２半導体基板の貫通電極に電気的に接続された半導体装置が得られる。
請求項８記載の発明は、第１半導体チップ（６１）および第２半導体チップ（６１）を備え、上記第１半導体チップが、表面および裏面を有する半導体基板（２）と、この半導体基板の上記表面に形成された機能素子（３）と、この機能素子に電気的に接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔（４）内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気的に接続する貫通電極（１０）と、この貫通電極と一体で、上記半導体基板の上記表面から突出したバンプ（６２）とを含み、上記第２半導体チップが、上記半導体基板の上記表面に対向する一方表面に形成され、上記第１半導体チップの上記バンプに接合された配線部材（１０）を含むことを特徴とする半導体装置（６０）である。
【００３１】
この半導体チップは、請求項６記載の製造方法により製造でき、請求項６記載の製造方法と同様の効果を奏することができる。
請求項９記載の発明は、表面および裏面（Ｗｒ）を有し上記表面に発光素子（７３Ｌ)または受光素子（７３Ｄ）が形成された半導体基板（Ｗ）の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所（９）を形成する工程と、この表面側凹所内に透光性材料を供給して、当該透光性材料からなるプラグ（７８）を上記表面側凹所に埋め込むプラグ形成工程と、このプラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔（４）にする薄型化工程とを含むことを特徴とする半導体チップ（７１，７１Ａ）の製造方法である。
【００３２】
この発明によれば、薄型化工程により半導体基板を厚さ方向に貫通する貫通孔が得られる。貫通孔内には、透光性材料からなるプラグが埋め込まれている。ここで、透光性材料とは、発光素子から発せられた光（可視光以外に赤外光などの不可視光を含む。）を透過させることができる材料、または受光素子が受光可能な波長域の光（可視光以外に赤外光などの不可視光を含む。）を透過させることができる材料をいうものとする。
【００３３】
このため、透光性材料が埋め込まれた貫通孔（導波路）を介して、半導体基板の表面に形成された発光素子から発せられた光を半導体基板の裏面側に導いたり、半導体基板の裏面側から導かれた光を半導体基板の表面に形成された受光素子で受けるようにすることができる。このように、この貫通孔を介して光信号を伝送することができる。
従来、一方表面にＬＳＩモジュールが備えられたインタポーザを有し、実装基板との間で光信号の送受を行う半導体装置があった。この半導体装置において、インターポーザの他方表面側（ＬＳＩモジュールとは反対側）に発光素子または受光素子が形成されたチップが設けられており、このチップとＬＳＩモジュールとはインターポーザに設けられた貫通電極、およびインターポーザの上記一方表面側に実装された光電気信号変換用ドライバＩＣチップを介して電気的に接続されていた。
【００３４】
このような半導体装置は、インターポーザの両面にチップが取り付けられているため、小型化が困難であった。
この発明の製造方法により製造される半導体チップは、半導体基板の表面側と裏面側との間で、貫通孔を介して光信号の送受を行うことができるので、半導体基板の裏面側を実装基板に対向させた状態で、この半導体チップを実装基板に実装しても、発光素子または受光素子と実装基板との間で光信号の送受を行うことができる。
【００３５】
このため、この半導体チップをインターポーザとして使用し、半導体基板の表面側にＬＳＩモジュールを実装することにより、一方表面側に発光素子または受光素子およびＬＳＩモジュールを有しながら、他方表面側の実装基板との間で光信号の送受を行うことができる半導体装置を実現できる。しかも、発光素子または受光素子に加えて光電気信号変換用ドライバＩＣも、半導体基板と別体のチップとしてではなく、半導体基板自体（表面）に作り込むことができる。これにより、半導体装置の小型化を図ることができる。
【００３６】
また、上記のインターポーザを有する従来の半導体装置において、実装基板に対する発光素子または受光素子が形成されたチップの位置精度は、インターポーザに対する発光素子または受光素子が形成されたチップの実装精度に加え、実装基板に対するインターポーザの実装精度により決定される。このため、実装基板に対する発光素子または受光素子が形成されたチップの位置精度を高くすることはできなかった。
【００３７】
同様に、光信号を処理をする半導体装置において、発光素子または受光素子が形成されたチップが、貫通孔が形成された基板の一方表面に実装され、この貫通孔を介して、発光素子または受光素子と基板の他方表面側との間で光の送受を行うことがあった。この場合、貫通孔が形成された基板に対する発光素子または受光素子が形成されたチップの実装精度が悪いと、貫通孔を光が良好に通ることができず、光信号の処理ができないことがあった。
【００３８】
この発明によれば、発光素子または受光素子を半導体基板に直接作り込むことができるので、半導体基板に対する発光素子または受光素子の位置精度を高くすることができる。したがって、この半導体チップを実装基板に実装する場合、実装基板に対する発光素子または受光素子の位置精度を高くすることができる。
同様に、この発明によれば、１つのチップに貫通孔と発光素子または受光素子とが形成された半導体チップが製造されるので、貫通孔が設けられた基板に、発光素子または受光素子が形成されたチップを実装する場合のように、チップの実装精度が問題となることはない。すなわち、この製造方法により、半導体基板に形成した貫通孔を介して光信号が良好に伝送することができる半導体チップを製造できる。
【００３９】
さらに、発光素子または受光素子が形成され、かつ貫通孔を有しない半導体チップを３つ以上積層した場合、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができなかった。
この発明により製造される半導体チップは、貫通孔を介して光信号を伝送できるので、この半導体チップを３つ以上積層して、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができる。
【００４０】
この半導体チップの製造方法は、上記発光素子または受光素子の側方で上記貫通孔を介して、上記発光素子または受光素子と上記半導体基板の上記裏面側との間の光路を確立する手段を形成する工程をさらに含んでいてもよい。
これにより、発光素子から発せられる光が直接貫通孔を通って半導体基板の裏面側に導かれない場合でも、光路を確立する手段により、貫通孔を介した発光素子と半導体基板の裏面側との間の光路を確立することができる。同様に、半導体基板の裏面側から貫通孔を通って導かれた光が直接受光素子で受けられない場合でも、光路を確立する手段により、貫通孔を介した半導体基板の裏面側と受光素子との間の光路を確立することができる。
【００４１】
請求項１０記載の発明は、表面および裏面（Ｗｒ）を有し上記表面に発光素子（７３Ｌ)または受光素子（７３Ｄ）が形成された半導体基板（Ｗ）の上記表面に、上記半導体基板の厚さよりも浅い所定深さの表面側凹所（９）を形成する工程と、この表面側凹所内に充填材を供給して、当該充填材からなるダミープラグ（７８）を上記表面側凹所に埋め込むダミープラグ形成工程と、このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔（４）にする薄型化工程と、この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程とを含むことを特徴とする半導体チップの製造方法である。
【００４２】
この発明によれば、薄型化工程が実施される際、表面側凹所（貫通孔）内には、ダミープラグが埋め込まれているので、たとえば、薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものであっても、研削屑が貫通孔内に入ることを防止できる。
一方、薄型化工程により貫通孔が形成された後、貫通孔内のダミープラグは除去されるので、充填材が透光性を有していない場合でも、この貫通孔を光が通ることができる。したがって、この貫通孔を介して、半導体基板の表面に形成された発光素子または受光素子と半導体基板の裏面側との間で光の送受を行うことができる。
【００４３】
この製造方法により製造される半導体チップは、請求項９記載の製造方法により製造される半導体チップと同様、この半導体チップをインターポーザとして使用した半導体装置の小型化を図ることができる。また、貫通孔を介した光信号の送受により、この半導体チップを３つ以上積層して、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができる。
【００４４】
さらに、１つのチップに貫通孔と発光素子または受光素子とが形成されているので、貫通孔が設けられた基板に、発光素子または受光素子が形成されたチップを実装する場合のように、チップの実装精度が問題となることはない。すなわち、この半導体チップの製造方法により、半導体基板に形成した貫通孔を介して光信号が良好に伝送することができる半導体チップを製造できる。
【００４５】
請求項１１記載の発明は、表面および裏面を有する半導体基板（７２）と、この半導体基板の上記表面に形成された発光素子（７３Ｌ)または受光素子と、この発光素子または受光素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔（４）を介して、上記発光素子または受光素子と上記半導体基板の上記裏面側との間の光路を確立する手段（Ｍ１，Ｍ２）とを備えたことを特徴とする半導体チップ（７１）である。
【００４６】
この半導体チップは、請求項９または１０記載の半導体チップの製造方法において、上記貫通孔を介して上記発光素子または受光素子と上記半導体基板の上記裏面側との光路を確立する手段を形成する工程をさらに実施することにより製造することができ、請求項９または１０記載の半導体装置の製造方法と同様の効果を奏することができる。
上記光路を確立する手段は、たとえば、発光素子から発せられる光を貫通孔を介して半導体基板の裏面側に向けて反射する手段や、半導体基板の裏面側から貫通孔を介して半導体基板の表面側に導かれた光を受光素子に向けて反射する手段、たとえば、プリズムやミラーとすることができる。
【発明を実施するための最良の形態】
【００４７】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
この半導体チップ１は、たとえば、シリコンからなる半導体基板２を含んでいる。半導体基板２の一方表面（以下、「表面」という。）には、複数の電極を有する機能素子（トランジスタのような能動素子、ならびに抵抗およびキャパシタのような受動素子）３が形成されている。機能素子３の側方には、半導体基板２を厚さ方向に貫通する貫通孔４が形成されている。
【００４８】
半導体基板２の表面には、たとえば、酸化シリコンからなるハードマスク６が形成されている。ハードマスク６には、開口６ａおよびコンタクト孔６ｂが形成されている。半導体基板２の表面に垂直な方向から見て、開口６ａは貫通孔４とほぼ重なる領域に形成されており、コンタクト孔６ｂ内には機能素子３の所定の領域（電極の１つ）が現れている。開口６ａの幅は、貫通孔４の幅よりもわずかに狭く、半導体基板２の表面側において、ハードマスク６は、貫通孔４の縁部からわずかに内方に突出している。
【００４９】
半導体基板２の表面に垂直な方向から見て、開口６ａおよびコンタクト孔６ｂを含む連続した領域には、配線部材１１が形成されている。配線部材１１は、ハードマスク６上から開口６ａを塞ぐように延設されている。また、配線部材１１は、コンタクト孔６ｂを埋めて機能素子３に電気的に接続されている。
配線部材１１やハードマスク６の表面には、酸化シリコンや窒化シリコン（Ｓｉ3Ｎ4）からなる表面保護膜１３が形成されている。表面保護膜１３には、配線部材１１上の所定の領域に開口１３ａが形成されている。開口１３ａは、半導体基板２の表面に垂直な方向から見て、ハードマスク６の開口６ａとほぼ重なる領域に形成されている。配線部材１１には、開口１３ａを介して、表面保護膜１３の表面から突出したバンプ（突起電極）１２が接合されている。
【００５０】
半導体基板２の表面とは反対側の面（以下「裏面」という。）には、開口１６ａを有し、酸化シリコンや窒化シリコンからなる裏面保護膜１６が形成されている。半導体基板２の表面に垂直な方向から見て、開口１６ａは貫通孔４とほぼ重なる領域に形成されており、貫通孔４の内壁面と開口１６ａの内壁面とは、連続した面をなしている。
貫通孔４および開口６ａ，１６ａの内壁面には、酸化シリコン（ＳｉＯ2）からなる絶縁膜５が形成されている。絶縁膜５上および開口６ａ内に現れた配線部材１１の表面には、導電材料、たとえば、チタンタングステン（ＴｉＷ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などからなる連続した拡散防止膜７が形成されている。
【００５１】
貫通孔４および開口６ａ、１６ａ内において、拡散防止膜７の内方の領域は、たとえば、銅からなる貫通電極１０で満たされている。したがって、貫通電極１０と半導体基板２との間には、絶縁膜５および拡散防止膜７が介在している。貫通電極１０は、絶縁膜５により半導体基板２と電気的に絶縁されている。拡散防止膜７は、貫通電極１０を構成する金属原子（銅）が半導体基板２へ拡散するのを抑制できるような材料からなる。
【００５２】
半導体基板２の裏面側において、貫通電極１０、拡散防止膜７および絶縁膜５は、裏面保護膜１６の表面とほぼ面一の露出端面を有している。貫通電極１０のこの露出端面は、他の半導体チップや配線基板と電気的に接続するための裏面側接続面１０ａとなっている。
機能素子３は、配線部材１１を介して、半導体基板２の表面側に配置されたバンプ１２に電気的に接続されているとともに、配線部材１１、拡散防止膜７および貫通電極１０を介して、半導体基板２の裏面側に配置された裏面側接続面１０ａに電気的に接続されている。また、バンプ１２と裏面側接続面１０ａとは、配線部材１１、拡散防止膜７および貫通電極１０を介して、電気的に接続されている。
【００５３】
これにより、機能素子３に対して、バンプ１２を介して半導体チップ１の表面側（半導体基板２の表面側）から電気的に接続できるとともに、裏面側接続面１０ａを介して半導体チップ１の裏面側（半導体基板２の裏面側）からも電気的に接続できる。半導体基板２を貫通する貫通電極１０により、半導体チップ１の表面側と裏面側との間の配線長が短くされている。
【００５４】
また、貫通電極１０と半導体基板２との間に拡散防止膜７が介在していることにより、貫通電極１０を構成する銅原子が半導体基板２中に拡散して、半導体チップ１の特性が劣化することが抑制されている。
図２Ａないし図２Ｉは、図１に示す半導体チップ１の製造方法を説明するための図解的な断面図である。複数の半導体チップ１が、１枚の半導体ウエハ（以下、単に「ウエハ」という。）Ｗから作製されるが、図２Ａないし図２Ｉでは、ウエハＷにおける１つの半導体チップ１に相当する部分の一部のみを示す。図２Ａないし図２Ｉに示すウエハＷは、図１に示す最終形態の半導体チップ１に対応する領域が、ウエハＷの面内方向に、複数個、密に形成されたものである。
【００５５】
一方表面（以下、「表面」という。）に機能素子（デバイス）３が形成された半導体ウエハ（以下、単に「ウエハ」という。）Ｗの表面に、たとえば、酸化シリコンからなり所定の部分に開口６ａを有するハードマスク６が形成される。開口６ａは、ウエハＷにおいて機能素子３の側方の領域が露出するように形成される。
次に、ハードマスク６の開口を６ａを介した反応性イオンエッチング（ＲＩＥ）により、機能素子３の側方の領域に表面側凹所９が形成される。表面側凹所９は、ウエハＷの厚さよりも浅い（すなわち、ウエハＷを貫通しない）所定の深さ（たとえば、７０μｍ）を有する。反応性イオンエッチングにより表面側凹所９を形成すると、この表面側凹所９は、開口６ａの幅よりわずかに大きな幅を有することになる。このため、ハードマスク６は、表面側凹所９の縁部からわずかに内方に突出した状態となる。
【００５６】
次に、ハードマスク６に、機能素子３の電極の１つを露出させるコンタクト孔６ｂが形成される。コンタクト孔６ｂは、たとえば、コンタクト孔６ｂに相当する領域に開口を有するレジスト膜（図示せず）を介したハードマスク６のエッチングにより形成することができる。
続いて、ＣＶＤ(Chemical Vapor Deposition)法により、開口６ａおよび表面側凹所９内の露出表面に、酸化シリコンからなる絶縁膜５が形成される。絶縁膜５は、たとえば、開口６ａおよび表面側凹所９を露出させる開口が形成されたレジスト膜（図示せず）を形成し、この状態で、ウエハＷの表面側全面に絶縁膜を形成した後、このレジスト膜を除去することにより、開口６ａおよび表面側凹所９内の露出表面に形成できる。この状態が、図２Ａに示されている。
【００５７】
次に、表面側凹所９および開口６ａの内部に、ポリマーなどの非金属材料が充填されて、ダミープラグ８が形成される（図２Ｂ参照）。ダミープラグ８の開口６ａからの露出面とハードマスク６の表面とは、ほぼ面一にされる。
続いて、コンタクト孔６ｂ内からダミープラグ８上にわたる領域に、配線部材１１が形成される。配線部材１１を形成するには、先ず、以上の工程を経たウエハＷの表面側の全面に、金属材料が供給される。金属材料は、コンタクト孔６ｂ内を埋めて、コンタクト孔６ｂ内に露出した機能素子３の電極の１つに接触する。その後、この金属材料のうち、半導体基板２の表面に垂直な方向から見て、開口６ａおよびコンタクト孔６ｂを含む連続した領域（配線部材１１（図１参照）に相当する領域）以外の領域が、所定のパターンのレジスト膜を用いたエッチングにより除去されて、機能素子３に電気的に接続された配線部材１１が得られる。
【００５８】
さらに、以上の工程を経たウエハＷの表面側の全面、すなわち、ハードマスク６上および配線部材１１上に、表面保護膜１３が形成される。そして、表面保護膜１３において、開口６ａ上の領域に開口１３ａが形成される。そして、この開口１３ａを介して配線部材１１に接合されたバンプ１２が形成される。この状態が、図２Ｃに示されている。
続いて、ウエハＷの表面（機能素子３が形成されている面）が図示しない支持体に貼り付けられ、ウエハＷの裏面（表面と反対側の面）Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、ダミープラグ８がウエハＷの裏面Ｗｒに露出され、表面側凹所９は、ウエハＷを厚さ方向に貫通する貫通孔４となる。この状態が、図２Ｄに示されている。
【００５９】
ウエハＷの裏面Ｗｒには、研削痕や研削時に受けたダメージを有する研削ダメージ層が存在している。この研削ダメージ層を除去するため、ウエハＷの裏面Ｗｒが５μｍ程度ドライエッチングまたはウェットエッチングされる。この際、ダミープラグ８および絶縁膜５はほとんどエッチングされず、ウエハＷの裏面Ｗｒから突出する。この状態が、図２Ｅに示されている。
【００６０】
次に、以上の工程を経たウエハＷの裏面Ｗｒ側の全面に、酸化シリコンや窒化シリコンからなる裏面保護膜１６が形成される。この状態で、ウエハＷ裏面Ｗｒからのダミープラグ８および絶縁膜５の突出部は、裏面保護膜１６に覆われている。
続いて、ウエハＷの裏面Ｗｒが、機械的に研削（研磨）されて、裏面保護膜１６からダミープラグ８および絶縁膜５の突出部の先端面が露出される。これにより、裏面保護膜１６に、貫通孔４の内壁面と連続した内壁面を有する開口１６ａが形成される。研削（研磨）により、ウエハＷの裏面Ｗｒ側において、裏面保護膜１６の表面とダミープラグ８および絶縁膜５の露出端面とは、ほぼ面一にされる。この状態が、図２Ｆに示されている。
【００６１】
続いて、貫通孔４および開口６ａ，１６ａ内のダミープラグ８が、たとえば、適当な溶剤を用いたエッチングにより除去される。これにより、開口６ａの底部（バンプ１２側）に、配線部材１１が露出する（図２Ｇ参照）。
次に、以上の工程を経たウエハＷ裏面Ｗｒ側の露出表面全面、すなわち、裏面保護膜１６の表面、貫通孔４および開口６ａ，１６ａの内壁面（絶縁膜５上）、ならびに配線部材１１の開口６ａからの露出面に、拡散防止膜７が形成される。この状態が、図２Ｈに示されている。
【００６２】
そして、拡散防止膜７の上に、さらに、銅からなるシード層（図示せず）が形成された後、このシード層をシードとした電解めっきにより、銅膜１４が形成される。銅膜１４は、開口６ａ，１６ａおよび貫通孔４の内部においてシード層の内方の領域を満たすように形成される。また、銅膜１４は、開口６ａ，１６ａおよび貫通孔４外のシード層上（拡散防止膜７）上にも形成される。この状態が、図２Ｉに示されている。
【００６３】
その後、銅膜１４、シード層、および拡散防止膜７のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分が、たとえば、ＣＭＰ(Chemical Mechanical Polishing)により除去される。これにより、銅膜１４の露出表面（ＣＭＰ面）は、裏面保護膜１６の表面とほぼ面一の裏面側接続面１０ａにされる。銅膜１４の残部は貫通電極１０となる。その後、ウエハＷが所定位置で切断されて、図１に示す半導体チップ１の個片にされる。
【００６４】
以上の半導体チップ１の製造方法において、ウエハＷの裏面Ｗｒを研削する工程（図２Ｄ参照）や研削ダメージ層を除去する工程（図２Ｅ参照）では、表面側凹所９（貫通孔４）内には、ポリマーなどの非金属材料からなるダミープラグ８が配置されており、銅などの金属材料は配置されていない。このため、これらの工程で、金属原子がウエハＷ裏面ＷｒからウエハＷ中に拡散することはないので、金属汚染が少ない半導体基板２を備えた半導体チップ１を得ることができる。すなわち、この製造方法により、貫通電極１０を有しながら、金属汚染が少なく良好な特性を示す半導体チップ１を製造できる。
【００６５】
また、機能素子３に金属汚染が及ぶ危惧がないので、ウエハＷを極薄（たとえば、厚さが５０μｍ以下）にできる。
さらに、配線部材１１は、ウエハＷの表面側におけるダミープラグ８の露出面を覆うように形成されるので、ダミープラグが除去された後の貫通孔４内に金属材料を供給すると、配線部材１１に電気的に接続された貫通電極１０を形成することができる。配線部材１１は、機能素子３に電気的に接続されているので、このような方法により、機能素子３に電気的に接続された貫通電極１０を容易に製造できる。
【００６６】
図３は、本発明の第２の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。図３において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
この半導体チップ３１は、半導体基板２の裏面側において、貫通孔４周辺の領域に設けられた接続用パターン３２を有する。接続用パターン３２は、貫通電極１０と一体に形成されており、貫通電極１０と同種の材料、すなわち銅からなる。接続用パターン３２と裏面保護膜１６との間には、拡散防止膜７が介在している。
【００６７】
接続用パターン３２の表面は、半導体チップ３１の外部と電気的な接続を得るための裏面側接続面３２ａをなす。裏面側接続面３２ａの任意の位置に、他の半導体チップのバンプや配線基板に形成された電極パッドなどを接合できる。また、この半導体チップ３１と配線基板とを有する半導体装置において、たとえば、裏面側接続面３２ａと配線基板の電極パッドとをボンディングワイヤで接続することができる。
【００６８】
接続用パターン３２は、半導体チップ１の製造方法において、銅膜１４を形成（図２Ｉ参照）した後、銅膜１４、シード層、および拡散防止膜７のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分を完全に除去せずに、たとえば、レジスト膜を介したエッチングにより、貫通孔４周辺の所定部分を残して除去することにより得られる。
図４は、本発明の第３の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。図４において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
【００６９】
この半導体チップ４１の貫通孔４および開口６ａの内部には、感光性樹脂からなる絶縁膜４２、拡散防止膜４３および銅からなる貫通電極４５が設けられている。絶縁膜４２は、貫通孔４および開口６ａの内側壁の全面に沿って設けられており、貫通電極４５は、絶縁膜４２の内方の領域に貫通孔４の中心軸に沿って配置されている。拡散防止膜４３は、絶縁膜４２および配線部材１１と貫通電極４５との間に介在している。
【００７０】
絶縁膜４２は、図１に示す半導体チップ１の絶縁膜５と比べて厚く形成されており、貫通電極４５と半導体基板２とは、絶縁膜４２により良好に絶縁されている。また、貫通電極４５と半導体基板２との間に拡散防止膜４３が介在していることにより、貫通電極４５を構成する銅原子が半導体基板２中に拡散して、半導体チップ４１の特性が劣化することが抑制されている。
【００７１】
半導体基板２の裏面側において、貫通電極４５、拡散防止膜４３および絶縁膜４２は、裏面保護膜１６の表面とほぼ面一の露出端面を有している。貫通電極４５のこの露出端面は、他の半導体チップや配線基板と電気的に接続するための裏面側接続面４５ａとなっている。
図５Ａないし図５Ｊは、図４に示す半導体チップ４１の製造方法を説明するための図解的な断面図である。図５Ａないし図５Ｊにおいて、図２に示す各部に対応する部分には、図２と同じ参照符号を付して説明を省略する。
【００７２】
反応性イオンエッチングにより表面側凹所９を形成する工程までが、半導体チップ１の製造方法と同様に実施された後、絶縁膜５（図２Ａ参照）を形成することなく、表面側凹所９および開口６ａ内が、感光性樹脂で充填されて、当該感光性樹脂からなるダミープラグ４８が形成される（図５Ａ参照）。
ダミープラグ４８を構成する感光性樹脂は、所定の溶剤に対して不溶性を有するとともに、光が照射されることにより当該所定の溶剤に対して可溶化する、いわゆるポジ型の感光特性を有する。ダミープラグ４８の開口６ａからの露出面とハードマスク６の表面とは、ほぼ面一にされる。
【００７３】
次に、ウエハＷの表面側に、所定の位置に開口４６ａを有するレジスト膜４６（図５Ｂに二点鎖線で示す。）が形成される。これにより、ダミープラグ４８の露出面において、外周部の領域がレジスト膜４６に覆われ、内方の領域が開口４６ａ内に露出するようにされる。
そして、レジスト膜４６の開口４６ａを介して、ダミープラグ４８の貫通孔４の中心軸に沿う内方の中央部分４８ａが、露光されて所定の溶剤に対する可溶性を有するようになり、露光されなかった外周部分４８ｂは、当該溶剤に対する不溶性を維持する（図５Ｂ参照）。
【００７４】
続いて、配線部材１１、表面保護膜１３およびバンプ１２を形成する工程が、半導体チップ１の製造方法と同様にして実施される。ダミープラグ４８の露光された中央部分４８ａにおいて、ハードマスク６の開口６ａに現れた部分は、配線部材１１に接した状態となる。この状態が図５Ｃに示されている。
続いて、ウエハＷの表面が図示しない支持体に貼り付けられ、ウエハＷの裏面Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、ダミープラグ４８がウエハＷの裏面Ｗｒに露出され、表面側凹所９は、ウエハＷを厚さ方向に貫通する貫通孔４となる。この状態が、図５Ｄに示されている。
【００７５】
次に、ウエハＷ裏面Ｗｒの研削ダメージ層を除去するため、ウエハＷの裏面Ｗｒが５μｍ程度ドライエッチングまたはウェットエッチングされる。この際、ダミープラグ４８はほとんどエッチングされず、ウエハＷの裏面Ｗｒから突出する。この状態が、図５Ｅに示されている。
次に、裏面保護膜１６を形成する工程が、半導体チップ１の製造方法と同様にして実施される。裏面保護膜１６には、貫通孔４の内壁面と連続した内壁面を有する開口１６ａが形成される。この状態が、図５Ｆに示されている。
【００７６】
続いて、貫通孔４および開口６ａ，１６ａ内のダミープラグ４８のうち、露光された中央部分４８ａが、上記所定の溶剤を用いたエッチングにより除去される。これにより、開口６ａの底部（バンプ１２側）に、配線部材１１が露出する。ダミープラグ４８の残部（外周部分４８ｂ）は、絶縁膜４２となる。この状態が、図５Ｇに示されている。
次に、以上の工程を経たウエハＷ裏面Ｗｒ側の露出表面全面、すなわち、裏面保護膜１６および絶縁膜４２の露出表面上、ならびに配線部材１１の開口６ａからの露出面に、拡散防止膜４３が形成される。この状態が、図５Ｈに示されている。
【００７７】
そして、拡散防止膜４３の上に、さらに、銅からなるシード層（図示せず）が形成された後、このシード層をシードとした電解めっきにより、銅膜４７が形成される。銅膜１４は、開口６ａ，１６ａおよび貫通孔４の内部においてシード層の内方の領域を満たすように形成される。また、銅膜４７は、開口６ａ，１６ａおよび貫通孔４外のシード層上（拡散防止膜４３）上にも形成される。この状態が、図５Ｉに示されている。
【００７８】
その後、銅膜４７、シード層、および拡散防止膜４３のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分が、たとえば、エッチバックなどにより除去される。これにより、銅膜４７の露出表面（エッチバック面）は、裏面保護膜１６の表面とほぼ面一の裏面側接続面４５ａになる。銅膜４７の残部は貫通電極４５となる。その後、ウエハＷが所定位置で切断されて、図４に示す半導体チップ４１の個片にされる。
【００７９】
この半導体チップ４１の製造方法においても、ウエハＷの裏面Ｗｒを研削する工程（図５Ｄ参照）や研削ダメージ層を除去する工程（図５Ｅ参照）では、表面側凹所９（貫通孔４）内には、感光性樹脂からなるダミープラグ４８が配置されており、銅などの金属材料は配置されていない。このため、これらの工程で、金属原子がウエハＷ中に拡散することはないので、金属汚染が少ない半導体基板２を備えた半導体チップ４１を得ることができる。
【００８０】
ダミープラグ４８を露光する工程（図５Ｂ参照）において、露光されない外周部分４８ｂを厚くすることにより、厚い絶縁膜４２を形成できる。露光されない外周部分４８ｂの厚さは、レジスト膜４６の開口４６ａ（図５Ｂ参照）の大きさにより容易に制御できる。半導体チップ１の製造方法のように、絶縁膜５をＣＶＤ法により形成すると、貫通孔４および開口６ａの内壁面を完全に覆うように厚く絶縁膜５を形成することができず、絶縁不良を生じることがある。これに対して、この半導体チップ４１の製造方法では、ＣＶＤ法による絶縁膜５より厚い絶縁膜４２を容易に形成できるので、貫通電極４５と半導体基板２とを確実に電気的に絶縁できる絶縁膜４２を形成できる。
【００８１】
ダミープラグ４８を露光する工程は、図５Ｂに示すように、別途レジスト膜４６を設けて実施する代わりに、図５Ｊに示すように、反応性イオンエッチングによる表面側凹所９の形成に伴って形成された開口６ａ付近のハードマスク６の突出部をマスクとして実施してもよい。この場合でも、ハードマスク６の表面側凹所９の縁部から内方への突出長さに相当する幅を有する外周部分４８ｂが、露光されずに所定の溶剤に対する不溶性を維持するとともに、内方の中央部分４８ａが露光されて当該溶剤に対して可溶化する。
【００８２】
図６は、本発明の第４の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。図６において、図４に示す各部に対応する部分には、図４と同じ参照符号を付して説明を省略する。
この半導体チップ５１は、半導体基板２の裏面側において、貫通孔４周辺の領域に設けられた接続用パターン５２を有する。接続用パターン５２は、貫通電極４５と一体に形成されており、貫通電極４５と同種の材料、すなわち銅からなる。接続用パターン５２と裏面保護膜１６との間には、拡散防止膜４３が介在している。
【００８３】
接続用パターン５２の表面は、半導体チップ５１の外部と電気的な接続を得るための裏面側接続面５２ａをなし、裏面側接続面５２ａの任意の位置に、他の半導体チップのバンプ、配線基板に形成された電極パッド、ボンディングワイヤなどを接合できる。
裏面側接続面５２ａは、半導体チップ５１の製造方法において、銅膜４７を形成（図５Ｉ参照）した後、銅膜４７、シード層、および拡散防止膜４３のうち、開口６ａ，１６ａおよび貫通孔４の外部に存在する部分を完全に除去せず、たとえば、レジスト膜を介したエッチングにより、貫通孔４周辺の所定部分を残して除去することにより得られる。
【００８４】
図７は、図４に示す半導体チップ４１を複数個備えた半導体装置の構造を示す図解的な断面図である。図７において、図４に示す各部に対応する部分には、図４と同じ参照符号を付して説明を省略する。
この半導体装置２０は、ＢＧＡ(Ball Grid Array)タイプのパッケージ形態およびマルチチップスタック構造を有しており、平板状の配線基板（インタポーザ）２１を備えている。配線基板２１の上には、半導体チップや配線基板などの平板状の固体装置１９が積層されている。固体装置１９の上には、複数（この実施形態では３つ）の図４に示す半導体チップ４１が積層されており、半導体チップ４１の上には、さらに、半導体チップ１５が積層されている。半導体チップ１５は、貫通孔４（貫通電極４５）を有しない以外は、半導体チップ４１と同様の構造および大きさを有する。
【００８５】
配線基板２１は絶縁体からなり、その表面や内部に配線（図示せず）が設けられている。半導体チップ４１，１５は、いずれも表面（機能素子３が形成された面）が固体装置１９側に向けられた、いわゆるフェースダウン方式で接合されている。
隣接する２つの半導体チップ４１の間、または半導体チップ４１と半導体チップ１５との間において、一方の半導体チップ４１、１５のバンプ１２と、他方の半導体チップ４１の裏面側接続面４５ａ（図４参照）とが接合されている。各半導体チップ４１，１５の間、および半導体チップ４１と固体装置１９との間には間隙が形成されており、この間隙は樹脂からなる層間封止材２４で封止されている。
【００８６】
配線基板２１の他方表面（固体装置１９側とは反対側の面）には、金属ボール（たとえば、はんだボール）２２が接合されている。
配線基板２１および固体装置１９に垂直な方向から見て、固体装置１９は配線基板２１より小さく、配線基板２１のほぼ中央部に接合されている。固体装置１９および半導体チップ４１，１５を垂直に見下ろす平面視において、半導体チップ４１，１５は固体装置１９より小さく、固体装置１９のほぼ中央部に接合されている。半導体チップ４１，１５は、これらに垂直な方向から見て、ほぼ同じ大きさおよび形状を有しており、ほぼ重なるように配置されている。
【００８７】
配線基板２１の上記一方表面外周部で、固体装置１９が対向していない領域には、図示しない電極パッドが設けられており、この電極パッドは、配線基板２１の内部や表面で再配線されて、配線基板２１の他方表面に設けられた金属ボール２２に電気的に接続されている。
固体装置１９の一方表面（配線基板２１とは反対側の面）外周部で半導体チップ４１が対向していない領域には、外部接続用パッド１９Ｐが形成されている。配線基板２１に設けられた電極パッドと、固体装置１９の外部接続用パッド１９Ｐとは、ボンディングワイヤ２３により電気的に接続されている。
【００８８】
半導体チップ４１，１５、固体装置１９、ボンディングワイヤ２３、および配線基板２１の固体装置１９側の面は、封止樹脂（モールド樹脂）２５で封止されている。
各半導体チップ４１，１５の機能素子３は、貫通電極４５により短い距離で固体装置１９に接続されている。この半導体装置２０は、金属ボール２２を介して他の配線基板に実装できる。
【００８９】
図８は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。図８において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
この半導体装置６０は、積層された複数の半導体チップ６１を含み、たとえば、図７に示す半導体装置２０と同様のＢＧＡタイプのパッケージ形態を有する。図８には、隣接する２つの半導体チップ６１のみを示す。
【００９０】
半導体チップ６１は、図１の半導体チップ１のバンプ１２の代わりに、表面保護膜１３を貫通して貫通電極１０と一体に形成されたバンプ６２を備えている。すなわち、バンプ６２は、貫通電極１０と同じ材料（銅）からなる。
バンプ６２の幅は、ハードマスク６の開口６ａの幅より小さく、貫通電極１０の表面側の端部は、ハードマスク６の表面とほぼ面一の平坦面を有している。貫通電極１０のこの平坦面には、配線部材１１Ａが接合されている。配線部材１１Ａは、ハードマスク６のコンタクト孔６ｂを介して機能素子３に電気的に接続されている。
【００９１】
貫通電極１０の端部にこのような平坦面が設けられておらず、バンプ６２が開口６ａとほぼ同じ幅を有する場合、配線部材１１Ａはバンプ６２の側面に接することになり、配線部材１１Ａとバンプ６２との接触面積は小さくなり、接続信頼性が低下する。一方、図８に示す半導体装置６０のように、貫通電極１０端部の平坦面に配線部材１１Ａを接合することにより、貫通電極１０と配線部材１１Ａとの接触面積は大きくなり、電気的な接続信頼性が高くなる。
【００９２】
拡散防止膜７は、貫通電極１０（裏面側接続面１０ａを除く。）およびバンプ６２の表面に形成されており、貫通電極１０とバンプ６２との間には介在していない。
バンプ６２は、表面保護膜１３の表面から突出している。一方の半導体チップ６１の裏面側接続面１０ａと他方の半導体チップ６１のバンプ６１とは、接合されている。一方の半導体チップ６１の表面と、他方の半導体チップ６１の裏面との間には、バンプ６２の表面保護膜１３からの突出高さにほぼ相当する大きさの間隙が形成されており、この間隙は、樹脂からなる接着層６３で満たされている。接着層６３により、２つの半導体チップ６１は接着されている。接着層６３は、たとえば、エポキシ、アクリルなどからなる。
【００９３】
図９Ａないし図９Ｈは、図８に示す半導体装置６０の製造方法を説明するための図解的な断面図である。図９Ａないし図９Ｈにおいて、図２Ａないし図２Ｉに示す各部に対応する部分には、図２Ａないし図２Ｉと同じ参照符号を付して説明を省略する。
この半導体装置６０の製造方法では、半導体チップ６１に対応する複数の領域をそれぞれ有する複数のウエハＷ１，Ｗ２が用いられる。
【００９４】
先ず、ウエハＷ１に対して、ダミープラグ８を形成する工程までが、図１に示す半導体チップ１の製造方法と同様に実施される（図２Ｂ参照）。続いて、半導体チップ１の製造方法において配線部材１１を形成する場合と同様にして、機能素子３に電気的に接続された配線部材１１Ａが形成される。ただし、配線部材１１Ａは、ハードマスク６の開口６ａからのダミープラグ８の露出面の一部（たとえば、３分の１程度の部分）を覆うように形成される。
【００９５】
次に、以上の工程を経たウエハＷ１の表面側の全面に、表面保護膜１３が形成され、表面保護膜１３の所定の領域に開口１３ａが形成される。開口１３ａには、ダミープラグ８において、配線部材１１と接触していない領域が露出するようにされる。この状態が、図９Ａに示されている。
続いて、開口１３ａを貫通してダミープラグ８に接触するダミーバンプ６５が形成される（図９Ｂ参照）。ダミーバンプ６５は、半導体チップ６１のバンプ６２（図８参照）とほぼ同じ大きさおよび形状を有しており、表面保護膜１３の表面から突出している。また、ダミーバンプ６５は、適当な溶剤を用いたエッチングにより容易に除去できる材料からなり、たとえば、ダミープラグ８と同じ材料からなる。ダミーバンプ６５を構成する材料は、ダミープラグ８を構成する材料と異なっていてもよい。
【００９６】
次に、完成された半導体チップ６１（図８参照）に相当する領域が密に形成されたウエハＷ２が用意される。そして、ウエハＷ２の裏面Ｗ２ｒとウエハＷ１の表面とが対向されて、ウエハＷ１のダミーバンプ６５がウエハＷ２の裏面側接続面１０ａに接触される。ウエハＷ２に対するウエハＷ１の位置合わせは、たとえば、ウエハＷ１の裏面Ｗ１ｒ側から、ウエハＷ１を赤外光で透過させ、ウエハＷ２で反射された赤外光をモニタすることにより、ウエハＷ２上の位置合わせマークを確認して行うことができる。
【００９７】
この工程は、ウエハＷ２の表面側が支持体に貼り付けられた状態で実施してもよい。ウエハＷ１とウエハＷ２との間には、ダミーバンプ６５の表面保護膜１３表面からの突出高さにほぼ相当する大きさの間隙が形成される。
続いて、ウエハＷ１とウエハＷ２との間隙に接着剤が充填されて、接着層６３が形成される。接着層６３がエポキシやアクリルからなる場合、たとえば、未硬化で液状のエポキシやアクリルをウエハＷ１とウエハＷ２との間隙に流し込んだ後、このエポキシやアクリルを硬化させて接着層６３を得ることができる。接着層６３は、ダミーバンプ６５の周囲を取り囲んでダミーバンプ６５を型取りするように配置される。この状態が、図９Ｃに示されている。
【００９８】
次に、ウエハＷ１の裏面Ｗ１ｒが、機械的に研削（研磨）されて、ダミープラグ８がウエハＷ１の裏面Ｗ１ｒに露出され、表面側凹所９は貫通孔４となる。この状態が、図９Ｄに示されている。
次に、裏面保護膜１６を形成する工程が、半導体チップ１，４１の製造方法と同様にして実施される。裏面保護膜１６には、貫通孔４の内壁面と連続した内壁面を有する開口１６ａが形成される。この状態が、図９Ｅに示されている。
【００９９】
続いて、ダミープラグ８およびダミーバンプ６５が、適当な溶剤を用いたエッチングにより除去される。これにより、開口１６ａ、貫通孔４および開口６ａの内部空間、ならびに接着層６３で区画された空間が連通してなる空所６６が形成される。配線部材１１Ａがダミープラグ８に接するように形成されていたこと、およびダミーバンプ６５がウエハＷ２の裏面側接続面１０ａに接するようにされていたことにより、ダミープラグ８およびダミーバンプ６５除去後の空所６６内には、配線部材１１ＡおよびウエハＷ２の裏面側接続面１０ａが露出する。この状態が、図９Ｆに示されている。
【０１００】
次に、以上の工程を経たウエハＷ１裏面Ｗ１ｒ側の露出表面全面、すなわち、裏面保護膜１６の表面、空所６６の内壁面（ウエハＷ２の裏面側接続面１０ａおよび配線部材１１Ａの露出面を含む。）に、拡散防止膜７が形成される。この状態が、図９Ｇに示されている。
そして、拡散防止膜７の上に、さらに、銅からなるシード層（図示せず）が形成された後、このシード層をシードとした電解めっきにより、銅膜１４が形成される。銅膜１４は、空所６６の内部においてシード層の内方の領域を満たすように形成される。また、銅膜１４は、空所６６外のシード層上（拡散防止膜７）上にも形成される。この状態が、図９Ｈに示されている。
【０１０１】
その後、銅膜１４、シード層、および拡散防止膜７のうち、空所６６の外部に存在する部分が、たとえば、エッチバックにより除去される。これにより、銅膜１４の露出表面（エッチバック面）は、裏面保護膜１６の表面とほぼ面一の裏面側接続面１０ａになる。銅膜１４の残部において、開口１６ａ、貫通孔４および開口６ａ内のものは貫通電極１０となり、開口１３ａおよび接着層６３に区画された空間内のものは、貫通電極１０と一体のバンプ６２となる。
【０１０２】
その後、ウエハＷ１，Ｗ２が所定位置で切断されて、図８に示す半導体チップ６１の個片が積層された半導体装置６０が得られる。
以上の半導体装置６０の製造方法において、ウエハＷ２に積層されたウエハＷ１を貫通する空所６６に金属材料を供給することにより、バンプ６２および貫通電極１０の形成、バンプ６２とウエハＷ２の裏面側接続面１０ａとの接合、ならびに貫通電極１０と配線部材１１Ａとの接合を同時に達成できる。
【０１０３】
また、ウエハＷ１はウエハＷ２に積層された状態で薄型化されるので、薄型化されたウエハＷ１（半導体基板２）をウエハＷ２（他の半導体基板２）に積層する必要はない。
ウエハＷ１の貫通電極１０を形成した後、ウエハＷ１，Ｗ２を切断する前に、ウエハＷ１の裏面Ｗ１ｒに、図９Ｂに示す状態のウエハＷ１と同様の他のウエハをさらに積層して、ウエハＷ１の場合と同様にして、当該他のウエハに貫通電極１０やバンプ６２を形成してもよい。その後、ウエハＷ１，Ｗ２および当該他のウエハを切断することにより、３つの半導体チップ６１が積層され、電気的に接続された半導体装置を得ることができる。
【０１０４】
図１０は、本発明の一実施形態に係る半導体チップの構造を示す図解的な断面図である。図１０において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
この半導体チップ７１は、一方表面（以下、「表面」という。）に機能素子７３が形成された半導体基板７２を備えており、機能素子７３は発光部７３Ｌを有している。半導体基板７２の表面には、機能素子７３を覆うように、酸化シリコンからなるハードマスク６が形成されている。
【０１０５】
機能素子７３の側方には、半導体基板７２を厚さ方向に貫通する貫通孔４が形成されている。ハードマスク６には、半導体基板７２の表面に垂直な方向から見て、貫通孔４とほぼ重なる領域に、開口６ａが形成されている。貫通孔４および開口６ａの内壁には、酸化シリコンからなる絶縁膜５が形成されている。貫通孔４および開口６ａの内部は、透光性材料（たとえば、透光性樹脂）で埋められて貫通導波路７４が形成されている。透光性材料は、発光部７３Ｌから発せられる光（可視光以外に赤外光などの不可視光を含む。）を透過することができる。
【０１０６】
ハードマスク６上で、発光部７３Ｌの上方から貫通導波路７４上にわたって、透光性材料（たとえば、透光性樹脂）からなる表面導波路７５が設けられている。表面導波路７５は、図１０に示す断面において台形の形状を有しており、発光部７３Ｌの上および貫通孔４の上に、半導体基板７２と４５°の角度をなす斜面を有している。これらの斜面には、アルミニウム（Ａｌ）が蒸着されてミラーＭ１，Ｍ２が形成されている。
【０１０７】
ミラーＭ１は、発光部７３Ｌから発せられた光を反射してミラーＭ２に導くことができる姿勢で設けられている。ミラーＭ２は、ミラーＭ１から入射する光を貫通孔４を通して、半導体基板７２の裏面（機能素子７３が形成されている面と反対側の面）側に導くことができる姿勢で設けられている。
機能素子７３の発光部７３Ｌから発せられた光（光信号）は、ハードマスク６を透過して、表面導波路７５中へと進み、ミラーＭ１で反射され、さらにミラーＭ２で反射されて、表面導波路７５から貫通孔４内の貫通導波路７４へと進み、半導体基板７２の裏面側に至る（図１０に光路を矢印Ｌで示す。）。
【０１０８】
この半導体チップ７１は、１つのチップに貫通孔４と発光部７３Ｌとが形成されているので、貫通孔が設けられた基板に発光素子が形成されたチップを実装する場合のように、実装精度が問題となることはない。すなわち、この半導体チップ７１では、貫通孔４を光信号が良好に伝送される。
また、発光部７３Ｌまたは受光部が形成され、かつ貫通孔４を有しない半導体チップを３つ以上積層した場合、隣接していない２つの半導体チップ間で、直接光信号の送受を行うことができなかった。これに対して、この半導体チップ７１は、貫通孔４を介して光信号を伝送できるので、この半導体チップ７１を３つ以上積層して、隣接していない２つの半導体チップ７１間で、直接光信号の送受を行うことができる。
【０１０９】
図１１は、発光部７３Ｌおよび受光部を有する半導体チップがインタポーザとして使用された半導体装置、ならびにこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。図１１において、図１０に示す各部に対応する部分には、図１０と同じ参照符号を付して説明を省略する。
この半導体装置８０の半導体チップ７１Ａは、は、半導体基板７２を備えており、半導体基板７２の一方表面（表面）には、機能素子７３が形成されている。機能素子７３の周縁部には発光部７３Ｌと受光部７３Ｄとが形成されている。機能素子７３の内方で発光部７３Ｌおよび受光部７３Ｄが形成されていない領域の上には、複数のＬＳＩチップ８１が積層されてなるＬＳＩモジュール８２が接合されている。
【０１１０】
半導体基板７２において機能素子７３とは反対側の面（裏面）には、外部接続材としての金属ボール８３が設けられている。
半導体装置８０は、金属ボール８３を介して、一方表面に光導波路８５が形成された実装基板８６の当該一方表面に実装されている。半導体装置８０は、半導体チップ７１Ａの貫通導波路７４（貫通孔）が、光導波路８５の所定部分の上に位置するように、実装基板８６に対して位置合わせされている。これにより、半導体装置８０に備えられた半導体チップ７１Ａの発光部７３Ｌおよび受光部７３Ｄが、実装基板８６と光信号の送受を行えるようになっている。
【０１１１】
半導体チップ７１Ａが貫通導波路７４（貫通孔）を有することにより、半導体チップ７１Ａの一方表面側に発光部７３Ｌ、受光部７３ＤおよびＬＳＩモジュール８２を有しながら、他方表面側の実装基板８６との間で光信号の送受を行うことができる半導体装置８０が実現されている。
図１４は、光信号の送受を行う従来の半導体装置、およびこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。図１４において、図１１に示す各部に対応する部分には、図１１と同じ参照符号を付して説明を省略する。
【０１１２】
この半導体装置１２１は、一方表面（表面）に配線１２３が形成された半導体チップ１２２を、インタポーザとして備えている。半導体チップ１２２の表面には、ＬＳＩモジュール８２および複数の光電気変換用ドライバＩＣチップ１２４が、半導体チップ１２２に平行な横方向に並べられて接合されている。ＬＳＩモジュール８２と光電気変換用ドライバＩＣチップ１２４とは、配線１２３を介して電気的に接続されている。
【０１１３】
半導体チップ１２２において、配線１２３とは反対側の面（裏面）には、発光素子１２５Ｌが形成された発光チップ１２６および受光素子１２５Ｄが形成された受光チップ１２７が接合されている。発光チップ１２６および受光チップ１２７は、半導体チップ１２２を厚さ方向に貫通する貫通電極１２８、および配線１２３を介して、ＬＳＩモジュール８２や光電気変換用ドライバＩＣチップ１２４と、電気的に接続されている。
【０１１４】
また、半導体チップ１２２の裏面には、外部接続材としての金属ボール１２９が設けられている。金属ボール１２９の半導体チップ１２２裏面からの突出高さは、発光チップ１２６および受光チップ１２７の半導体チップ１２２裏面からの突出高さより大きい。
このように、貫通導波路７４（図１１参照）を有しない半導体装置１２１では、半導体チップ１２２の裏面側（ＬＳＩモジュール８２とは反対側の面）に発光チップ１２６および受光チップ１２７を配置する必要があり、小型化が困難であった。
【０１１５】
また、半導体装置１２１を実装基板８６に実装する場合、実装基板８６に対する発光チップ１２６および受光チップ１２７の位置精度は、半導体チップ１２２（インターポーザ）に対する発光チップ１２６および受光チップ１２７の実装精度に加え、実装基板８６に対する半導体チップ１２２の実装精度により決定される。このため、実装基板８６に対する発光チップ１２６および受光チップ１２７の位置精度を高くすることはできなかった。
【０１１６】
これに対して、図１１に示すように、半導体装置８０では、発光部７３Ｌおよび受光部７３Ｄに加えて光電気信号変換用ドライバＩＣも、半導体基板７２と別体のチップとしてではなく、半導体基板７２自体に作り込むことができる。貫通導波路７４（貫通孔）を介して半導体チップ７１Ａの表面側と裏面側との間の光信号の送受が可能であることにより、半導体チップ７１Ａ（半導体基板７２）の表面側に発光部７３Ｌおよび受光部７３Ｄを形成することが可能となっている。これにより、半導体チップ１２２（インターポーザ）の両面にチップが実装されて実装基板８６との間で光信号の送受を行う半導体装置１２１（図１４参照）と比べて、小型化を図ることができる。
【０１１７】
また、図１１に示す半導体装置８０に備えられた半導体チップ７１Ａでは、発光部７３Ｌおよび受光部７３Ｄを半導体基板７２に直接作り込むことができることにより、半導体基板７２に対する発光部７３Ｌおよび受光部７３Ｄの位置精度を高くすることができる。すなわち、この半導体装置８０を実装基板８６に実装する場合、実装基板８６に対する発光部７３Ｌおよび受光部７３Ｄの位置精度は、実質的に実装基板８６に対する半導体装置８０（半導体チップ７１Ａ）の実装精度のみにより決定されるので高い。これにより、発光部７３Ｌおよび受光部７３Ｄと実装基板７６との間で、良好に光信号の送受を行うことができる。
【０１１８】
図１２Ａないし図１２Ｃは、図１０に示す半導体チップ７１の製造方法を説明するための図解的な断面図である。図１２Ａないし図１２Ｃにおいて、図２Ａないし図２Ｉに示す各部に対応する部分には、図２Ａないし図２Ｉと同じ参照符号を付して説明を省略する。
複数の半導体チップ７１が、１枚のウエハＷから作製されるが、図１２Ａないし図１２Ｃでは、ウエハＷにおける１つの半導体チップ７１に相当する部分の一部のみを示す。図１２Ａないし図１２Ｃに示すウエハＷは、図１０に示す最終形態の半導体チップ７１に対応する領域が、ウエハＷの面内方向に、複数個、密に形成されたものである。
【０１１９】
一方表面（以下、「表面」という。）に機能素子７３が形成されたウエハＷの表面に、酸化シリコンからなり所定の部分に開口６ａを有するハードマスク６が形成される。開口６ａは、ウエハＷにおいて機能素子３の側方の領域が露出するように形成される。
次に、半導体チップ１の製造方法と同様にして、ハードマスク６の開口を６ａを介した反応性イオンエッチングにより、機能素子７３の側方の領域に表面側凹所９が形成される。表面側凹所９は、ウエハＷの厚さよりも浅い所定の深さを有する。続いて、ＣＶＤ法により、開口６ａおよび表面側凹所９内の露出表面に、酸化シリコンからなる絶縁膜５が形成される。この状態が、図１２Ａに示されている。
【０１２０】
次に、表面側凹所９および開口６ａの内部に、透光性材料（たとえば、透光性のポリイミドなどの透光性樹脂、ガラスなど）が充填されて、プラグ７８が形成される（図１２Ｂ参照）。ダミープラグ８の開口６ａからの露出面とハードマスク６の表面とは、ほぼ面一にされる。
続いて、ハードマスク６およびプラグ７８の上に、別途形成された表面導波路７５が貼り付けられる。この際、ミラーＭ１が発光部７３Ｌの上に位置し、ミラーＭ２が表面側凹所９の上に位置するようにされる（図１２Ｃ参照）。
【０１２１】
続いて、ウエハＷの表面が図示しない支持体に貼り付けられ、ウエハＷの裏面（機能素子７３と反対側の面）Ｗｒが機械的に研削されて、ウエハＷが薄型化される。これにより、プラグ７８がウエハＷの裏面Ｗｒに露出され、表面側凹所９は、ウエハＷを厚さ方向に貫通する貫通孔４となる。
その後、ウエハＷが所定位置で切断されて、図１０に示す半導体チップ７１の個片にされる。
【０１２２】
以上の製造方法において、透光性材料の代わりに透光性を有しない非金属の充填材を、表面側凹所９および開口６ａの内部に充填してダミープラグを形成してもよい。この場合、研削によりウエハＷの裏面Ｗｒにダミープラグを露出させた後、このダミープラグを除去することができる。この場合、貫通孔４内が充填材で満たされていない半導体チップが得られる。この場合でも、貫通孔４を介して光信号の送受を行うことができる。
【０１２３】
また、ウエハＷの裏面Ｗｒを研削する際は、表面側凹所９（貫通孔４）内には充填材が埋め込まれているので、貫通孔４内に研削屑が入ることはない。
この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態でも実施できる。たとえば、開口６ａおよび貫通孔４の内部に供給される金属材料は、銅以外に、たとえば、アルミニウム（Ａｌ）、タングステン（Ｗ）、クロム、チタン、金（Ａｕ）、インジウム（Ｉｎ）、錫（Ｓｎ）系の半田などからなるものであってもよい。すなわち、貫通電極１０、接続用パターン３２は、アルミニウム、タングステン、クロム、チタン、金、インジウム、錫系の半田などからなるものであってもよい。
【０１２４】
開口６ａおよび貫通孔４の内部に金属材料を埋め込む工程（図２Ｉ参照）は、ＣＶＤ法、スパッタ法、溶融材料のディッピングなどの方法により実施されてもよい。この場合、シード層を形成する工程を省略できる。
複数の半導体チップ１，３１，４１，５１，６１が積層された半導体装置は、ＢＧＡタイプのパッケージ形態に限られず、たとえば、ＳＯＰ(Small Outline Package)、ＱＦＰ(Quad Flat Package)、ＱＦＮ(Quad Flat Non-leaded Package)などのタイプのパッケージ形態を有するものとすることができる。
【０１２５】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｂ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｃ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｄ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｅ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｆ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｇ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｈ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｉ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図３】本発明の第２の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図４】本発明の第３の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図５Ａ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｂ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｃ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｄ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｅ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｆ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｇ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｈ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｉ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図５Ｊ】図４に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図６】本発明の第４の実施形態に係る製造方法により製造される半導体チップの構造を示す図解的な断面図である。
【図７】図４に示す半導体チップを複数個含む半導体装置の構造を示す図解的な断面図である。
【図８】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図９Ａ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｂ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｃ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｄ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｅ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｆ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｇ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図９Ｈ】図８に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図１０】本発明の一実施形態に係る半導体チップの構造を示す図解的な断面図である。
【図１１】発光部および受光部を有する半導体チップがインタポーザとして使用された半導体装置、ならびにこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。
【図１２Ａ】図１０に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１２Ｂ】図１０に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１２Ｃ】図１０に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１３Ａ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｂ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｃ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｄ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｅ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｆ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｇ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１３Ｈ】貫通電極を有する半導体チップの従来の製造方法を説明するための図解的な断面図である。
【図１４】光信号の送受を行う従来の半導体装置、およびこの半導体装置が実装された実装基板の構造を示す図解的な断面図である。
【符号の説明】
【０１２７】
１，３１，４１，５１，６１，７１，７１Ａ 半導体チップ
２，７２ 半導体基板
３，７３ 機能素子
４ 貫通孔
８，４８ ダミープラグ
９ 表面側凹所
１０，４５ 貫通電極
２０，６０ 半導体装置
４２ 絶縁膜
４８ａ ダミープラグの中央部分
４８ｂ ダミープラグの外周部分
６２ バンプ
６３ 接着層
６５ ダミーバンプ
７３Ｄ 受光部
７３Ｌ 発光部
７８ プラグ
Ｍ１，Ｍ２ ミラー
Ｗ，Ｗ１，Ｗ２ 半導体ウエハ
Ｗｒ，Ｗ１ｒ、Ｗ２ｒ 半導体ウエハの裏面
【特許請求の範囲】
【請求項１】
表面および裏面を有し上記表面に機能素子が形成された半導体基板の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所を形成する工程と、
この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグを上記表面側凹所に埋め込むダミープラグ形成工程と、
このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔にする薄型化工程と、
上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、
このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極を形成する工程とを含むことを特徴とする半導体チップの製造方法。
【請求項２】
上記ダミープラグ形成工程の後、上記ダミープラグ除去工程の前に、上記半導体基板の表面側における上記ダミープラグの露出面に接し、上記機能素子に電気的に接続された配線部材を形成する工程をさらに含むことを特徴とする請求項１記載の半導体チップの製造方法。
【請求項３】
上記ダミープラグ形成工程が、
上記表面側凹所内に、上記非金属材料としての絶縁性を有する感光性樹脂を充填して、当該感光性樹脂からなるダミープラグを形成する感光性樹脂充填工程と、
露光により、上記ダミープラグのうち、上記表面側凹所の内側壁の全面に沿って設けられた所定の外周部分が所定のエッチング媒体に対して不溶性を有し、上記外周部分の内方の中央部分が当該所定のエッチング媒体に対して可溶性を有する状態にする露光工程とを含み、
上記ダミープラグ除去工程が、上記ダミープラグの上記中央部分を、上記所定のエッチング媒体を用いたエッチングにより除去する現像工程を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法。
【請求項４】
請求項１ないし３のいずれかに記載された半導体チップの製造方法により複数の半導体チップを製造する工程と、
上記複数の半導体チップを積層する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
表面および裏面を有し上記表面に機能素子が形成された第１半導体基板の上記表面に、上記第１半導体基板の厚さよりも浅い所定の深さの表面側凹所を形成する工程と、
この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグを上記表面側凹所に埋め込むダミープラグ形成工程と、
上記ダミープラグが形成された上記第１半導体基板の上記表面を、第２半導体基板の一方表面に対向させて、上記第１半導体基板を上記第２半導体基板上に積層する積層工程と、
上記第２半導体基板に積層された上記第１半導体基板の上記裏面側部分を除去して、上記第１半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記第１半導体基板を貫通する貫通孔にする薄型化工程と、
この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、
このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記第１半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極を形成する金属材料供給工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
上記積層工程の前に、上記第１半導体基板の表面から突出し、上記ダミープラグに接触するダミーバンプを形成する工程をさらに含み、
上記第２半導体基板が、上記一方表面に設けられた配線部材を含み、
上記積層工程が、上記ダミーバンプを、上記第２半導体基板の上記配線部材に接触させるダミーバンプ接触工程と、上記第２半導体基板の上記配線部材に接触している上記ダミーバンプの周囲を覆うように型取り材を配置する工程とを含み、
上記ダミープラグ除去工程が、上記ダミーバンプを除去する工程をさらに含み、
上記金属材料供給工程が、上記貫通孔に連通し上記型取り材により区画された空間に金属材料を供給して、上記貫通電極と一体で上記第１半導体基板の上記表面から突出したバンプを形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
上記配線部材が、上記第２半導体基板を厚さ方向に貫通する貫通電極を含み、
上記ダミーバンプ接触工程が、上記ダミーバンプを、上記第２半導体基板を貫通する貫通電極に接触させる工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
第１半導体チップおよび第２半導体チップを備え、
上記第１半導体チップが、
表面および裏面を有する半導体基板と、
この半導体基板の上記表面に形成された機能素子と、
この機能素子に電気的に接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気的に接続する貫通電極と、
この貫通電極と一体で、上記半導体基板の上記表面から突出したバンプとを含み、
上記第２半導体チップが、上記半導体基板の上記表面に対向する一方表面に形成され、上記第１半導体チップの上記バンプに接合された配線部材を含むことを特徴とする半導体装置。
【請求項９】
表面および裏面を有し上記表面に発光素子または受光素子が形成された半導体基板の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所を形成する工程と、
この表面側凹所内に、透光性材料を供給して、当該透光性材料からなるプラグを上記表面側凹所に埋め込むプラグ形成工程と、
このプラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔にする薄型化工程とを含むことを特徴とする半導体チップの製造方法。
【請求項１０】
表面および裏面を有し上記表面に発光素子または受光素子が形成された半導体基板の上記表面に、上記半導体基板の厚さよりも浅い所定深さの表面側凹所を形成する工程と、
この表面側凹所内に充填材を供給して、当該充填材からなるダミープラグを上記表面側凹所に埋め込むダミープラグ形成工程と、
このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔にする薄型化工程と、
この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程とを含むことを特徴とする半導体チップの製造方法。
【請求項１１】
表面および裏面を有する半導体基板と、
この半導体基板の上記表面に形成された発光素子または受光素子と、
この発光素子または受光素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔を介して、上記発光素子または受光素子と上記半導体基板の上記裏面側との間の光路を確立する手段とを備えたことを特徴とする半導体チップ。
【請求項１】
表面および裏面を有し上記表面に機能素子が形成された半導体基板の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所を形成する工程と、
この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグを上記表面側凹所に埋め込むダミープラグ形成工程と、
このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔にする薄型化工程と、
上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、
このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極を形成する工程とを含むことを特徴とする半導体チップの製造方法。
【請求項２】
上記ダミープラグ形成工程の後、上記ダミープラグ除去工程の前に、上記半導体基板の表面側における上記ダミープラグの露出面に接し、上記機能素子に電気的に接続された配線部材を形成する工程をさらに含むことを特徴とする請求項１記載の半導体チップの製造方法。
【請求項３】
上記ダミープラグ形成工程が、
上記表面側凹所内に、上記非金属材料としての絶縁性を有する感光性樹脂を充填して、当該感光性樹脂からなるダミープラグを形成する感光性樹脂充填工程と、
露光により、上記ダミープラグのうち、上記表面側凹所の内側壁の全面に沿って設けられた所定の外周部分が所定のエッチング媒体に対して不溶性を有し、上記外周部分の内方の中央部分が当該所定のエッチング媒体に対して可溶性を有する状態にする露光工程とを含み、
上記ダミープラグ除去工程が、上記ダミープラグの上記中央部分を、上記所定のエッチング媒体を用いたエッチングにより除去する現像工程を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法。
【請求項４】
請求項１ないし３のいずれかに記載された半導体チップの製造方法により複数の半導体チップを製造する工程と、
上記複数の半導体チップを積層する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
表面および裏面を有し上記表面に機能素子が形成された第１半導体基板の上記表面に、上記第１半導体基板の厚さよりも浅い所定の深さの表面側凹所を形成する工程と、
この表面側凹所内に非金属材料を供給して、当該非金属材料からなるダミープラグを上記表面側凹所に埋め込むダミープラグ形成工程と、
上記ダミープラグが形成された上記第１半導体基板の上記表面を、第２半導体基板の一方表面に対向させて、上記第１半導体基板を上記第２半導体基板上に積層する積層工程と、
上記第２半導体基板に積層された上記第１半導体基板の上記裏面側部分を除去して、上記第１半導体基板を上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記第１半導体基板を貫通する貫通孔にする薄型化工程と、
この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程と、
このダミープラグ除去工程の後、上記貫通孔に金属材料を供給して、上記第１半導体基板の表面側と裏面側とを電気的に接続し、かつ上記機能素子に電気的に接続された貫通電極を形成する金属材料供給工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
上記積層工程の前に、上記第１半導体基板の表面から突出し、上記ダミープラグに接触するダミーバンプを形成する工程をさらに含み、
上記第２半導体基板が、上記一方表面に設けられた配線部材を含み、
上記積層工程が、上記ダミーバンプを、上記第２半導体基板の上記配線部材に接触させるダミーバンプ接触工程と、上記第２半導体基板の上記配線部材に接触している上記ダミーバンプの周囲を覆うように型取り材を配置する工程とを含み、
上記ダミープラグ除去工程が、上記ダミーバンプを除去する工程をさらに含み、
上記金属材料供給工程が、上記貫通孔に連通し上記型取り材により区画された空間に金属材料を供給して、上記貫通電極と一体で上記第１半導体基板の上記表面から突出したバンプを形成する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
上記配線部材が、上記第２半導体基板を厚さ方向に貫通する貫通電極を含み、
上記ダミーバンプ接触工程が、上記ダミーバンプを、上記第２半導体基板を貫通する貫通電極に接触させる工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
第１半導体チップおよび第２半導体チップを備え、
上記第１半導体チップが、
表面および裏面を有する半導体基板と、
この半導体基板の上記表面に形成された機能素子と、
この機能素子に電気的に接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気的に接続する貫通電極と、
この貫通電極と一体で、上記半導体基板の上記表面から突出したバンプとを含み、
上記第２半導体チップが、上記半導体基板の上記表面に対向する一方表面に形成され、上記第１半導体チップの上記バンプに接合された配線部材を含むことを特徴とする半導体装置。
【請求項９】
表面および裏面を有し上記表面に発光素子または受光素子が形成された半導体基板の上記表面に、上記半導体基板の厚さよりも浅い所定の深さの表面側凹所を形成する工程と、
この表面側凹所内に、透光性材料を供給して、当該透光性材料からなるプラグを上記表面側凹所に埋め込むプラグ形成工程と、
このプラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔にする薄型化工程とを含むことを特徴とする半導体チップの製造方法。
【請求項１０】
表面および裏面を有し上記表面に発光素子または受光素子が形成された半導体基板の上記表面に、上記半導体基板の厚さよりも浅い所定深さの表面側凹所を形成する工程と、
この表面側凹所内に充填材を供給して、当該充填材からなるダミープラグを上記表面側凹所に埋め込むダミープラグ形成工程と、
このダミープラグ形成工程の後、上記半導体基板の上記裏面側部分を除去して、上記半導体基板の厚さを上記表面側凹所の深さより小さな厚さに薄型化して、上記表面側凹所を上記半導体基板を貫通する貫通孔にする薄型化工程と、
この薄型化工程の後、上記貫通孔内の上記ダミープラグを除去するダミープラグ除去工程とを含むことを特徴とする半導体チップの製造方法。
【請求項１１】
表面および裏面を有する半導体基板と、
この半導体基板の上記表面に形成された発光素子または受光素子と、
この発光素子または受光素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔を介して、上記発光素子または受光素子と上記半導体基板の上記裏面側との間の光路を確立する手段とを備えたことを特徴とする半導体チップ。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１４】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図５Ｇ】
【図５Ｈ】
【図５Ｉ】
【図５Ｊ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１４】
【公開番号】特開２００６−６００６７（Ｐ２００６−６００６７Ａ）
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願番号】特願２００４−２４１２０７（Ｐ２００４−２４１２０７）
【出願日】平成１６年８月２０日（２００４．８．２０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１３年度新エネルギー・産業技術総合開発機構からの委託研究「超高密度電子ＳＩ技術の研究開発（エネルギー使用合理化技術開発）」、産業活力再生特別措置法３０条の適用を受ける特許出願
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年３月２日（２００６．３．２）
【国際特許分類】
【出願日】平成１６年８月２０日（２００４．８．２０）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１３年度新エネルギー・産業技術総合開発機構からの委託研究「超高密度電子ＳＩ技術の研究開発（エネルギー使用合理化技術開発）」、産業活力再生特別措置法３０条の適用を受ける特許出願
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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