一体型の低ｋハードマスク
本発明の実施例によって、第一ＩＬＤ層と第二ＩＬＤ層との間にハードマスク層を有する装置が与えられる。ハードマスク層は、第一ＩＬＤ層および／または第二ＩＬＤ層にほぼ等しいｋ値を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一体型の低ｋハードマスクに関する。
【背景技術】
【０００２】
基板のようなマイクロエレクトロニクス構造において、ビアおよびトレースのような導体は、基板またはその他の構造の層間で信号を搬送する。ビアおよびトレースは、誘電材料層によって。抵抗・コンデンサ（「ＲＣ」）遅延を低減し装置性能を向上させるべく、導体間の誘電材料層には低誘電率（「ｋ値」）の材料が使用される。基板またはその他の構造の製造時には、犠牲的な高ｋ値ハードマスク層がトレンチおよびホールをパターン形成するのに使用される。その後、高ｋ値ハードマスク層は除去されて、ｋ値が低く維持される。
【発明の開示】
【０００３】
様々な実施例において、基板形成に関連する装置および方法が説明される。以下の説明において、様々な実施例が記載される。しかし、関連技術の当業者であれば、具体的な詳細の一つ以上がなくても、または、その他の方法、材料もしくはコンポーネントを用いて、様々な実施例を実施できることがわかるだろう。その他の例において、周知の構造、材料または操作は、本発明の様々な実施例の特徴をあいまいにしないように、詳細には説明しない。同様に、説明を目的として、具体的な数、材料および設定が、本発明を完全に理解してもらうために示される。しかし、本発明は具体的な詳細がなくても実施できる。さらに、図示される様々な実施例は例示的表記であって、縮尺に応じて描かれる必要がないことを理解されたい。
【０００４】
本明細書全体にわたって言及される「一つの実施例」または「一実施例」は、実施例に関連して記載される具体的な特徴、構造、材料または特性が、本発明の少なくとも一つの実施例に含まれることを意味する。すなわち、本明細書全体にわたる様々な箇所に「一つの実施例において」または「一実施例において」という表現が出てきても、必ずしも本発明の同じ実施例を言及するものではない。さらに、具体的な特徴、構造、材料または特性は、一つ以上の実施例における任意の適切な態様で組み合わせられてもよい。
【０００５】
様々な操作は、多数の別個の操作として本発明の理解に最も有用な態様で順次説明される。しかし、説明の順序を、これらの操作が必ずしも順序に依存することを意味するように解釈してはならない。特に、これらの操作は、提示の順序で行われる必要がない。
【０００６】
図１は、本発明の一つの実施例に係る低誘電率（「ｋ値」）ハードマスク層を備える装置１００の側断面図である。装置１００は、第一層間絶縁膜（「ＩＬＤ」）層１０２を含む。第一ＩＬＤ層１０２は、低ｋ値誘電材料を含む。一実施例において、第一ＩＬＤ層１０２のｋ値は３．２よりも低い。もう一つの実施例において、ｋ値は３．０よりも低い。もう一つの実施例において、ｋ値は、約３．０から約２．４までの間である。さらに他の実施例において、ｋ値は異なる。第一ＩＬＤ層１０２の誘電材料は、炭素ドープ酸化物（「ＣＤＯ」）、二酸化シリコン（非ドープ、または、リン、ホウ素とリン、もしくはその他のドーパントによるドープ、のいずれか）、窒化シリコン、酸窒化シリコン、多孔性酸化物、有機物含有酸化シリコン、ポリマー、またはその他の材料を含む。
【０００７】
第一ＩＬＤ層１０２上には第一ハードマスク層１０４が存在する。第一ハードマスク層１０４は、低ｋ値誘電材料を含む。第一ハードマスク層１０４のｋ値が、第一ＩＬＤ層１０２のｋ値とほぼ同じ実施例もあれば、二つの層１０２、１０４のｋ値が異なる実施例もある。例えば、一実施例において、第一ハードマスク層１０４のｋ値は、第一ＩＬＤ１０２のｋ値から約１．０以内にある。一実施例において、第一ハードマスク層１０４のｋ値は、第一ＩＬＤ層１０２のｋ値から約０．５以内にあるが、二つの層１０２、１０４のｋ値間のその他の違いもまた、その他の実施例に存在する。一実施例において、第一ハードマスク層１０４のｋ値は３．２よりも低い。もう一つの実施例において、ｋ値は３．０よりも低い。もう一つの実施例において、ｋ値は、約３．０から約２．４までの間である。さらに他の実施例において、ｋ値は異なる。いくつかの実施例において、第一ハードマスク層１０４の材料は、第一ＩＬＤ層１０２の材料とは組成的にまたは構造的に異なり、二つの層１０２、１０４間での高いエッチング選択性が得られる。例えば、ＩＬＤ層１０２のエッチング速度が、第一ハードマスク層１０４のそれよりも２５%から５０%速い実施例もある一方、層１０２、１０４に対して、および様々なエッチング処理に対して用いられる様々な材料のエッチング選択性が異なる実施例もある。いくつかの実施例において、第一ハードマスク層１０４の材料は、約２０%よりも低いシリコンを含む。いくつかの実施例において、第一ハードマスク層１０４の材料は、約１０%から約２０%までのシリコンを含む。いくつかの実施例において、第一ハードマスク層１０４の材料は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む。
【０００８】
第一ＩＬＤ層１０２は厚さ１１２を有し、第一ハードマスク層１０４は厚さ１１０を有する。一実施例において、第一ハードマスク層１０４は、約１００オングストロームから約１０００オングストロームまでの厚さ１１０を有する。もう一つの実施例において、第一ハードマスク層１０４は、約２００オングストロームから約１０００オングストロームまでの厚さ１１０を有する。さらに他の実施例において、第一ハードマスク層１０４の厚さ１１０は、１０００オングストロームよりも大きい。いくつかの実施例において、第一ハードマスク層１０４の厚さ１１０は、第一ＩＬＤ層１０２の厚さ１１２と同じ大きさである。例えば、第一ＩＬＤ層１０２のｋ値と第一ハードマスク層１０４のｋ値とが類似するいくつかの実施例において、第一ハードマスク層１０４の厚さ１１０が第一ＩＬＤ層１０２の厚さ１１２と比べて大きくても、組み合わせられた層１０２、１０４のｋ値は実質的にはＲＣ遅延問題を引き起こすほど増加しない。その他の実施例において、第一ハードマスク層１０４は、第一ＩＬＤ層１０２の厚さ１１２よりも大きいかまたは小さい厚さ１１０を有する。
【０００９】
装置１００は、第一ＩＬＤ層１０２内のトレース１０６のような導体および／または第一ハードマスク層１０４を含む。トレース１０６は、銅、アルミニウムまたはその他の材料のような導体材料を含む。トレース１０６は、第一ＩＬＤ層１０２に少なくとも部分的に入り込んで延在し、図１に示されるように、第一ＩＬＤ層１０２はトレース１０６を部分的に取り囲む。トレース１０６の底面は、第一ＩＬＤ層１０２の頂面よりも下にある。トレース１０６はまた、第一ＩＬＤ層１０２の頂面よりも上に延在する頂面を有する。図１に示される一実施例において、トレース１０６は、第一ハードマスク層１０４を通って延在し、その結果、トレース１０６の頂面が第一ハードマスク層１０４の頂面と実質的に面一になる。その他の実施例において、トレース１０６は異なる配置であってもよい。第一ハードマスク層１０４を貫通して延在することがなくてもよく、または、ハードマスク層１０４に入り込んで延在することが全くなくてもよい。
【００１０】
いくつかの実施例において、トレース１０６の頂面にはキャップ層１０８が存在する。キャップ層１０８は、トレース１０６の材料の拡散またはエレクトロマイグレーションを防止するためのバリア層として作用する薄い導体層である。一実施例において、キャップ層１０８はコバルトを含むが、その他の実施例においてその他の材料を含んでもよい。
【００１１】
第一ハードマスク層１０４、トレース１０６および／またはキャップ層１０８の上には第二ＩＬＤ層１１４が存在する。第二ＩＬＤ層１１４は、第一ＩＬＤ層１０２に関して上述されたような低ｋ材料を含む。第二ＩＬＤ層１１４上には第二ハードマスク層１１６が存在する。第二ハードマスク層１１６は、第一ハードマスク層１０４に関して上述されたような低ｋ材料を含む。第二ハードマスク層１１６の厚さもまた、第一ハードマスク層１０４に関して上述された通りである。
【００１２】
装置１００は、第二ＩＬＤ層１１４および／または第二ハードマスク層１１６において、トレース１２０およびビア１１８のような付加的な導体を含む。第二ＩＬＤ層１１４のトレース１２０は、上述の第一ＩＬＤ層１０２のトレース１０６に類似する。
【００１３】
ビア１１８は、第二ＩＬＤ層１１４を貫通して延在し、トレース１０６またはその下にある他の導体との電気的接続をなす。トレース１０６、１２０に関しては、ビア１１８は、銅、アルミニウムまたはその他の材料のような導体材料を含む。ビア１１８は第二ＩＬＤ層１１４に入り込んで延在し、図１に示されるように、第二ＩＬＤ層１１４はビア１１８を部分的に取り囲む。ビア１１８は、第二ＩＬＤ層１１４の頂面よりも上に延在する頂面を有する。図１に示される一実施例において、ビア１１８は、第二ハードマスク層１１６を通って延在し、その結果、ビア１１８の頂面が第二ハードマスク層１１６の頂面と実質的に面一になる。その他の実施例において、ビア１１８は異なる配置であってもよい。第二ハードマスク層１１６を貫通して延在することがなくてもよく、または、第二ハードマスク層１１６に入り込んで延在することが全くなくてもよい。また、ビア１１８に類似するビアが、第一ＩＬＤ層１０２および／または第一ハードマスク層１０４を通って延在してもよい。
【００１４】
第二ＩＬＤ層１１４の導体１１８、１２０上にはキャップ層１２２が存在する。キャップ層１２２は、上述のキャップ層１０８に類似する。
【００１５】
図２ａから図２ｌは、図１の装置１００が本発明の一つの実施例に従って製造される方法を示す側断面図である。
【００１６】
図２ａは、第一ＩＬＤ層１０２を示す。第一ＩＬＤ層１０２は、上述のような低ｋ値材料である。いくつかの実施例において、第一ＩＬＤ層１０２は、基板（図示せず）上に形成される。基板は、一つ以上の層および装置を含んでよい。基板は、導体材料、絶縁体材料、半導体材料およびその他の材料または材料の組み合わせを含んでよい。例えば、一つの実施例において、装置１００は、マイクロプロセッサ・ダイであってよく、基板は数百万のトランジスタを含んでよい。
【００１７】
図２ｂは、第一ＩＬＤ層１０２上に堆積された第一ハードマスク層１０４を示す。第一ハードマスク層１０４は、上述のような材料であり、その厚さもまた上述の通りである。
【００１８】
図２ｃは、パターン形成第一ハードマスク層２０２を設けるべくパターン形成された後の第一ハードマスク層１０４を示す。パターン形成は、フォトレジスト層を堆積させ、フォトレジストにパターン形成し、そしてフォトレジストに被覆されていない第一ハードマスク層１０４の一部を除去することを含むフォトリソグラフィ法によって行われる。いくつかの実施例において、化学的エッチング処理またはスパッタエッチング処理のようなエッチング処理を用いることによって、第一ハードマスク層１０４の一部を除去して第一ハードマスク層２０２をパターン形成してもよい。いくつかの実施例において、第一ハードマスク層１０４は、フォトレジストの現像および除去処理時に第一ＩＬＤ層１０２を被覆および保護するので、かかる処理が第一ＩＬＤ層１０２に影響を及ぼすことはほとんどまたは全くない。すなわち、かかる実施例において、様々な異なるフォトレジスト材料およびフォトレジストパターン形成処理が用いられても、第一ＩＬＤ層１０２の材料を、フォトレジストおよびフォトレジスト処理工程に適合するように揃える必要がない。また、いくつかの実施例において、第一ＩＬＤ層１０４上の第一ハードマスク層１０４の使用によって、第一ＩＬＤ層１０２において最終的にホールおよび／またはトレンチになるものをパターン形成するべく、より薄いフォトレジスト層を使用することができる。より薄いフォトレジスト層を使用することによって、より微細なフィーチャを第一ＩＬＤ層１０２に形成することができる。
【００１９】
図２ｄは、第一ＩＬＤ層１０２に形成されたトレンチ２０４を示す。一実施例において、パターン形成ハードマスク層２０２は、トレンチ２０４を設けるべく第一ＩＬＤ層１０２の選択部分を除去するためのマスクとして作用する。フォトレジスト層が、トレンチ２０４形成時に第一ハードマスク層１０４上の所定位置に保持される実施例もあれば、フォトレジスト層が、トレンチ２０４の形成に先立って除去される実施例もある。一実施例において、エッチング操作によってトレンチ２０４が第一ＩＬＤ層１０２に形成されるが、第一ＩＬＤ層１０２から材料を除去するためのその他の処理を使用することによってトレンチ２０４が形成されてもよい。図示のトレンチ２０４は、第一ＩＬＤ層１０２に部分的にのみ入り込んで延在する。その他の実施例において、ビアのためのホールが、第一ＩＬＤ層１０２を貫通して第一ＩＬＤ層１０２の下の任意の層または装置まで延在してもよい。
【００２０】
図２ｅは、トレンチ２０４に堆積されるバリア層２０６を示す。いくつかの実施例において、バリア層２０６がトレンチ２０４に堆積されて、トレンチに堆積された付加的な材料が第一ＩＬＤ層１０２内へ拡散するのを防止する助けとなる。その他の実施例において、バリア層２０６の代わりに、またはバリア層２０６に付加されて、シード層がトレンチ２０４に堆積されてもよい。シード層は、例えば、シード層上に導体材料を電気めっきすることを可能にする導体層である。さらに他の実施例において、バリア層２０６および／またはシード層に付加されて、またはその代わりに、付加的な層がトレンチ２０４に堆積されてもよい。
【００２１】
図２ｆは、トレンチ２０４に形成された導体トレース１０６を示す。上述のように、導体トレース１０６は、電気めっきまたはその他の方法によって堆積される銅、アルミニウムまたはその他の材料のような導体材料を含む。第一ＩＬＤ層１０２を貫通してホールが形成されるいくつかの実施例において、トレースに付加されて、またはその代わりに、一つ以上のビアが形成されてもよい。図２ｆに示される実施例において、トレース１０６は、第一ＩＬＤ層１０２に部分的にのみ入り込んで延在し、このため、第一ＩＬＤ層１０２によって部分的に取り囲まれる。トレース１０６の頂面は、第一ＩＬＤ層１０２の頂面よりも上にある。
【００２２】
いくつかの実施例において、トレース１０６を形成するために材料が堆積された後に、平坦化処理が適用されてもよい。これは、化学的機械研磨（「ＣＭＰ」）処理またはその他の種類の処理であり、その結果、トレース１０６の頂面が第一ハードマスク層１０４の頂面と実質的に面一になる。
【００２３】
図２ｇは、トレース１０６上に堆積されたキャップ層１０８を示す。上述のように、キャップ層１０８は、トレース１０６の材料の拡散またはエレクトロマイグレーションを防止するためのバリア層として作用する薄い導体層である。一実施例において、キャップ層１０８はコバルトを含むが、その他の実施例においてその他の材料を含んでよい。
【００２４】
図２ｈは、第一ＩＬＤ層１０２における第一ハードマスク層１０４およびトレース１０６の上に形成された第二ＩＬＤ層１１４を示す。第二ＩＬＤ層１１４は、第一ＩＬＤ層１０２の材料に類似または同一の材料である。図２ｈ（ならびに図１および図２ｉから図３ｄまで）に示されるように、第一ハードマスク層１０４は、装置１００の製造時においておよび完成した装置１００において、第一ＩＬＤ層１０２上かつ第二ＩＬＤ層１１４下の所定位置に保持される。
【００２５】
図２ｉは、第二ＩＬＤ層１１４上に堆積された第二ハードマスク層１１６を示す。第二ハードマスク層１１６は、上述のような第一ハードマスク層１０４の材料に類似または同一の材料であり、その厚さもまた、第一ＩＬＤ層１０２に関する第一ハードマスク層１０４に対する上述のものに類似または同一である。
【００２６】
図２ｊは、パターン形成第二ハードマスク層２０８を設けるべくパターン形成された後の、ビア開口部２０９を備える第二ハードマスク層１１６を示す。ビア開口部２０９を通して第二ＩＬＤ層１１４の材料が除去されて、ビアホールが形成される。このパターン形成は、図２ｃに関して上述された、第一ハードマスク層１０４のパターン形成と同様に行われる。図２ｊにおいて、パターン形成第二ハードマスク層２０８によって、第二ＩＬＤ層１１４を通るビアホールの形成が可能になる。
【００２７】
図２ｋは、第二ＩＬＤ層１１４に形成されたビアホール２１０およびトレンチ２１２を示す。一実施例において、パターン形成ハードマスク層２０８は、ビアホール２１０を形成するべく第二ＩＬＤ層１１４の選択部分の除去を可能にするマスクとして作用する。第一ハードマスク層１０４はエッチストップ層として作用し、ビアホール２１０にランドが形成されていない場合において、ビアホール２１０形成時の第一ＩＬＤ層１０２からの材料除去が防止される。第二ハードマスク層１１６はその後再びパターン形成されて、第二ＩＬＤ層１１４にトレンチ２１２を形成可能にするためのホールが第二ハードマスク層１１６に開けられる。バリアおよび／またはその他の一つの（複数の）層（図示せず）が、ビアホール２１０および／またはトレンチ２１２に形成される。
【００２８】
図２ｌは、トレンチ２１２およびビアホール２１０に形成された導体トレース１２０およびビア１１８を示す。上述のように、トレース１２０およびビア１１８は、電気めっきまたはその他の方法によって堆積される銅、アルミニウムまたはその他の材料のような導体材料を含む。図２ｌに示される実施例において、トレース１２０は、第二ＩＬＤ層１１４に部分的に入り込んで延在し、このため、第二ＩＬＤ層１１４によって部分的に取り囲まれる。トレース１２０の頂面は、第二ＩＬＤ層１１４の頂面よりも上にある。ビア１１８は、第二ＩＬＤ層１１４を貫通して延在し、第一ＩＬＤ層１０２のトレース１０６との電気的接続をなす。ビア１１８はまた、第一ＩＬＤ層１０２またはその他の導体構造のビアとの電気的接続もなす。
【００２９】
いくつかの実施例において、トレース１２０およびビア１１８を形成するために材料が堆積された後に、平坦化処理が行われてもよい。これは、化学的機械研磨（「ＣＭＰ」）処理またはその他の種類の処理であり、その結果、トレース１２０およびビア１１８の頂面が第二ハードマスク層１１６の頂面と実質的に面一になる。
【００３０】
キャップ層１０８に類似するキャップ層１２２が、トレース１２０および／またはビア１１８の上に堆積される。図１が、かかるキャップ層を備える実施例を示す。
【００３１】
図３ａから図３ｄまでは、図１の装置１００の製造方法を示す側断面図である。本発明の一つの実施例に係る、ランドが形成されていないビアホールからのボイド形成を防止する、所定位置に保持されるハードマスクが設けられている。ランドが形成されていないビアホールとは、ビアホール底面の導体の端縁を越えて側方に延在するように形成されたビアホールである。かかる場合、導体に隣接する材料の一部が除去されて、ビアホールの意図された深さよりも下にあり、かつ、導体に隣接する、高アスペクト比のホールが残る。導体材料がビアホールに堆積されると、高アスペクト比のホールは、過度に深くかつ狭いため導体材料によって埋められないので、その結果ボイドが生じる。
【００３２】
図３ａは、第一ハードマスク層１０４を通り第一ＩＬＤ層１０２に部分的に入り込んで延在するトレース１０６を示す。第二ＩＬＤ層１１４および第二ハードマスク層１１６が、トレース１０６および第一ハードマスク層１０４の上に形成される。
【００３３】
図３ｂは、ランドが形成されていないビアホール３０２を示す。これは、第二ハードマスク層１１６および第二ＩＬＤ層１１４を通って形成される。図からわかるように、ビアホール３０２の底部では、トレース１０６が部分的に欠落している。第一ハードマスク層１０４が所定位置に残されたままであり、かつ、第二ＩＬＤ層１１４がその頂部に形成されるので、第一ハードマスク層１０４はエッチストップ層として作用する。このため、トレース１０６が欠落しているビアホール３０２の一部が、第一ハードマスク層１０４の表面よりも下方に延びることが防止される。これによって、高アスペクト比のホールがトレース１０６に隣接して形成されることが実質的に防止され、ボイド形成も防止される。
【００３４】
図３ｃは、第二ＩＬＤ層１１４に部分的に入り込んで延在するトレンチ３０３の形成を示す。図３ｄは、ビア３０４およびトレース３０５が、ランドが形成されていないビアホール３０２およびトレンチ３０３に形成されることを示す。第一ハードマスク層１０４によって、高アスペクト比のホールがトレース１０６に隣接して形成されることが防止されるので、第一ハードマスク層１０４によって、トレース１０６に隣接して、かつ、ビア３０２の下に、ボイドが形成されることも防止される。
【００３５】
図３ａから図３ｄまでで説明された状況と同様に、ビアホール３０２は、第二ハードマスク層１１６および第二ＩＬＤ層１１４を通って形成されて、（図３ｂのビアホール３０２が部分的にのみトレース１０６を欠落している）トレース１０６のどの部分とも重なり合うことがない。かかる状況では、ハードマスク層１０４は、エッチストップ層として作用し、ビアホール３０２がハードマスク層１０４の下方に延びることが実質的に防止される。これによって、ビアホール３０２のアスペクト比が過度に大きくなることが防止され、かかる大きなアスペクト比のホールでのボイド形成も防止される。これによって、ランドが形成されていないビアを、ボイド形成なしに設けることができる。
【００３６】
図４は、一つの実施例に係るシステム４００を示す。図示のように、実施例に対して、システム４００は、データ処理用のコンピューティング装置４０２を含む。コンピューティング装置４０２は、マザーボード４０４を含む。マザーボード４０４は、特に、プロセッサ４０６と、バス４１０に接続されたネットワーキング・インターフェース４０８とを含む。より具体的には、プロセッサ４０６は、前述の低ｋハードマスク層を有する装置１００を含む。
【００３７】
用途に応じ、システム４００は、揮発性メモリ、不揮発性メモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号化プロセッサ、チップセット、大容量記憶装置、（例えば、ハードディスク、コンパクトディスク（ＣＤ）、デジタル・バーサタイル・ディスク（ＤＶＤ）等）等を含むが、これらに限られることのないその他のコンポーネントを含んでよい。これらのコンポーネントの一つ以上はまた、前述に対応する相互接続を含んでもよい。
【００３８】
様々な実施例において、システム４００は、パーソナル・デジタル・アシスタント（ＰＤＡ）、携帯電話、タブレット・コンピューティング装置、ラップトップ・コンピューティング装置、デスクトップ・コンピューティング装置、セットトップボックス、エンターテイメント・コントロール・ユニット、デジタルカメラ、デジタルビデオレコーダ、ＣＤプレーヤ、ＤＶＤプレーヤ、またはその他同様のデジタル装置である。
【００３９】
本発明の実施例の前述の記載は、例示および説明を目的として提示されている。それは、網羅的なものでも、開示の正確な形態に本発明を限定するものでもない。様々な付加的な層および／または構造が含まれ、または、記載の実施例から省略されてよい。記載の処理は記載の実施例と異なる順序で行われてよく、工程が省略され／または付加的実施例に加えられてもよい。本明細書およびそれに付随する請求項は、左、右、頂、底、上、下、上方、下方、第一、第二等のような用語を含むが、これらは説明目的のみで使用されるものであって、限定として解釈すべきものではない。本明細書に記載の装置または部材の実施例は、いくつかの位置および方向で製造され、使用され、または運搬される得る。関連技術の当業者は、上記教示に鑑みて多数の修正および変形が可能であることがわかる。当業者は、図示された様々なコンポーネントに対する様々な等価な組み合わせおよび置換がわかる。したがって、本発明の範囲が限定されるのは、この詳細な説明によってではなく、これに添付される請求項によってである。
【図面の簡単な説明】
【００４０】
【図１】低誘電率（「ｋ値」）ハードマスク層を備える装置の側断面図である。
【図２ａ】図１の装置の製造方法を示す側断面図である。
【図２ｂ】図１の装置の製造方法を示す側断面図である。
【図２ｃ】図１の装置の製造方法を示す側断面図である。
【図２ｄ】図１の装置の製造方法を示す側断面図である。
【図２ｅ】図１の装置の製造方法を示す側断面図である。
【図２ｆ】図１の装置の製造方法を示す側断面図である。
【図２ｇ】図１の装置の製造方法を示す側断面図である。
【図２ｈ】図１の装置の製造方法を示す側断面図である。
【図２ｉ】図１の装置の製造方法を示す側断面図である。
【図２ｊ】図１の装置の製造方法を示す側断面図である。
【図２ｋ】図１の装置の製造方法を示す側断面図である。
【図２ｌ】図１の装置の製造方法を示す側断面図である。
【図３ａ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図３ｂ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図３ｃ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図３ｄ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図４】一実施例に係るシステムを示す。
【技術分野】
【０００１】
本発明は、一体型の低ｋハードマスクに関する。
【背景技術】
【０００２】
基板のようなマイクロエレクトロニクス構造において、ビアおよびトレースのような導体は、基板またはその他の構造の層間で信号を搬送する。ビアおよびトレースは、誘電材料層によって。抵抗・コンデンサ（「ＲＣ」）遅延を低減し装置性能を向上させるべく、導体間の誘電材料層には低誘電率（「ｋ値」）の材料が使用される。基板またはその他の構造の製造時には、犠牲的な高ｋ値ハードマスク層がトレンチおよびホールをパターン形成するのに使用される。その後、高ｋ値ハードマスク層は除去されて、ｋ値が低く維持される。
【発明の開示】
【０００３】
様々な実施例において、基板形成に関連する装置および方法が説明される。以下の説明において、様々な実施例が記載される。しかし、関連技術の当業者であれば、具体的な詳細の一つ以上がなくても、または、その他の方法、材料もしくはコンポーネントを用いて、様々な実施例を実施できることがわかるだろう。その他の例において、周知の構造、材料または操作は、本発明の様々な実施例の特徴をあいまいにしないように、詳細には説明しない。同様に、説明を目的として、具体的な数、材料および設定が、本発明を完全に理解してもらうために示される。しかし、本発明は具体的な詳細がなくても実施できる。さらに、図示される様々な実施例は例示的表記であって、縮尺に応じて描かれる必要がないことを理解されたい。
【０００４】
本明細書全体にわたって言及される「一つの実施例」または「一実施例」は、実施例に関連して記載される具体的な特徴、構造、材料または特性が、本発明の少なくとも一つの実施例に含まれることを意味する。すなわち、本明細書全体にわたる様々な箇所に「一つの実施例において」または「一実施例において」という表現が出てきても、必ずしも本発明の同じ実施例を言及するものではない。さらに、具体的な特徴、構造、材料または特性は、一つ以上の実施例における任意の適切な態様で組み合わせられてもよい。
【０００５】
様々な操作は、多数の別個の操作として本発明の理解に最も有用な態様で順次説明される。しかし、説明の順序を、これらの操作が必ずしも順序に依存することを意味するように解釈してはならない。特に、これらの操作は、提示の順序で行われる必要がない。
【０００６】
図１は、本発明の一つの実施例に係る低誘電率（「ｋ値」）ハードマスク層を備える装置１００の側断面図である。装置１００は、第一層間絶縁膜（「ＩＬＤ」）層１０２を含む。第一ＩＬＤ層１０２は、低ｋ値誘電材料を含む。一実施例において、第一ＩＬＤ層１０２のｋ値は３．２よりも低い。もう一つの実施例において、ｋ値は３．０よりも低い。もう一つの実施例において、ｋ値は、約３．０から約２．４までの間である。さらに他の実施例において、ｋ値は異なる。第一ＩＬＤ層１０２の誘電材料は、炭素ドープ酸化物（「ＣＤＯ」）、二酸化シリコン（非ドープ、または、リン、ホウ素とリン、もしくはその他のドーパントによるドープ、のいずれか）、窒化シリコン、酸窒化シリコン、多孔性酸化物、有機物含有酸化シリコン、ポリマー、またはその他の材料を含む。
【０００７】
第一ＩＬＤ層１０２上には第一ハードマスク層１０４が存在する。第一ハードマスク層１０４は、低ｋ値誘電材料を含む。第一ハードマスク層１０４のｋ値が、第一ＩＬＤ層１０２のｋ値とほぼ同じ実施例もあれば、二つの層１０２、１０４のｋ値が異なる実施例もある。例えば、一実施例において、第一ハードマスク層１０４のｋ値は、第一ＩＬＤ１０２のｋ値から約１．０以内にある。一実施例において、第一ハードマスク層１０４のｋ値は、第一ＩＬＤ層１０２のｋ値から約０．５以内にあるが、二つの層１０２、１０４のｋ値間のその他の違いもまた、その他の実施例に存在する。一実施例において、第一ハードマスク層１０４のｋ値は３．２よりも低い。もう一つの実施例において、ｋ値は３．０よりも低い。もう一つの実施例において、ｋ値は、約３．０から約２．４までの間である。さらに他の実施例において、ｋ値は異なる。いくつかの実施例において、第一ハードマスク層１０４の材料は、第一ＩＬＤ層１０２の材料とは組成的にまたは構造的に異なり、二つの層１０２、１０４間での高いエッチング選択性が得られる。例えば、ＩＬＤ層１０２のエッチング速度が、第一ハードマスク層１０４のそれよりも２５%から５０%速い実施例もある一方、層１０２、１０４に対して、および様々なエッチング処理に対して用いられる様々な材料のエッチング選択性が異なる実施例もある。いくつかの実施例において、第一ハードマスク層１０４の材料は、約２０%よりも低いシリコンを含む。いくつかの実施例において、第一ハードマスク層１０４の材料は、約１０%から約２０%までのシリコンを含む。いくつかの実施例において、第一ハードマスク層１０４の材料は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む。
【０００８】
第一ＩＬＤ層１０２は厚さ１１２を有し、第一ハードマスク層１０４は厚さ１１０を有する。一実施例において、第一ハードマスク層１０４は、約１００オングストロームから約１０００オングストロームまでの厚さ１１０を有する。もう一つの実施例において、第一ハードマスク層１０４は、約２００オングストロームから約１０００オングストロームまでの厚さ１１０を有する。さらに他の実施例において、第一ハードマスク層１０４の厚さ１１０は、１０００オングストロームよりも大きい。いくつかの実施例において、第一ハードマスク層１０４の厚さ１１０は、第一ＩＬＤ層１０２の厚さ１１２と同じ大きさである。例えば、第一ＩＬＤ層１０２のｋ値と第一ハードマスク層１０４のｋ値とが類似するいくつかの実施例において、第一ハードマスク層１０４の厚さ１１０が第一ＩＬＤ層１０２の厚さ１１２と比べて大きくても、組み合わせられた層１０２、１０４のｋ値は実質的にはＲＣ遅延問題を引き起こすほど増加しない。その他の実施例において、第一ハードマスク層１０４は、第一ＩＬＤ層１０２の厚さ１１２よりも大きいかまたは小さい厚さ１１０を有する。
【０００９】
装置１００は、第一ＩＬＤ層１０２内のトレース１０６のような導体および／または第一ハードマスク層１０４を含む。トレース１０６は、銅、アルミニウムまたはその他の材料のような導体材料を含む。トレース１０６は、第一ＩＬＤ層１０２に少なくとも部分的に入り込んで延在し、図１に示されるように、第一ＩＬＤ層１０２はトレース１０６を部分的に取り囲む。トレース１０６の底面は、第一ＩＬＤ層１０２の頂面よりも下にある。トレース１０６はまた、第一ＩＬＤ層１０２の頂面よりも上に延在する頂面を有する。図１に示される一実施例において、トレース１０６は、第一ハードマスク層１０４を通って延在し、その結果、トレース１０６の頂面が第一ハードマスク層１０４の頂面と実質的に面一になる。その他の実施例において、トレース１０６は異なる配置であってもよい。第一ハードマスク層１０４を貫通して延在することがなくてもよく、または、ハードマスク層１０４に入り込んで延在することが全くなくてもよい。
【００１０】
いくつかの実施例において、トレース１０６の頂面にはキャップ層１０８が存在する。キャップ層１０８は、トレース１０６の材料の拡散またはエレクトロマイグレーションを防止するためのバリア層として作用する薄い導体層である。一実施例において、キャップ層１０８はコバルトを含むが、その他の実施例においてその他の材料を含んでもよい。
【００１１】
第一ハードマスク層１０４、トレース１０６および／またはキャップ層１０８の上には第二ＩＬＤ層１１４が存在する。第二ＩＬＤ層１１４は、第一ＩＬＤ層１０２に関して上述されたような低ｋ材料を含む。第二ＩＬＤ層１１４上には第二ハードマスク層１１６が存在する。第二ハードマスク層１１６は、第一ハードマスク層１０４に関して上述されたような低ｋ材料を含む。第二ハードマスク層１１６の厚さもまた、第一ハードマスク層１０４に関して上述された通りである。
【００１２】
装置１００は、第二ＩＬＤ層１１４および／または第二ハードマスク層１１６において、トレース１２０およびビア１１８のような付加的な導体を含む。第二ＩＬＤ層１１４のトレース１２０は、上述の第一ＩＬＤ層１０２のトレース１０６に類似する。
【００１３】
ビア１１８は、第二ＩＬＤ層１１４を貫通して延在し、トレース１０６またはその下にある他の導体との電気的接続をなす。トレース１０６、１２０に関しては、ビア１１８は、銅、アルミニウムまたはその他の材料のような導体材料を含む。ビア１１８は第二ＩＬＤ層１１４に入り込んで延在し、図１に示されるように、第二ＩＬＤ層１１４はビア１１８を部分的に取り囲む。ビア１１８は、第二ＩＬＤ層１１４の頂面よりも上に延在する頂面を有する。図１に示される一実施例において、ビア１１８は、第二ハードマスク層１１６を通って延在し、その結果、ビア１１８の頂面が第二ハードマスク層１１６の頂面と実質的に面一になる。その他の実施例において、ビア１１８は異なる配置であってもよい。第二ハードマスク層１１６を貫通して延在することがなくてもよく、または、第二ハードマスク層１１６に入り込んで延在することが全くなくてもよい。また、ビア１１８に類似するビアが、第一ＩＬＤ層１０２および／または第一ハードマスク層１０４を通って延在してもよい。
【００１４】
第二ＩＬＤ層１１４の導体１１８、１２０上にはキャップ層１２２が存在する。キャップ層１２２は、上述のキャップ層１０８に類似する。
【００１５】
図２ａから図２ｌは、図１の装置１００が本発明の一つの実施例に従って製造される方法を示す側断面図である。
【００１６】
図２ａは、第一ＩＬＤ層１０２を示す。第一ＩＬＤ層１０２は、上述のような低ｋ値材料である。いくつかの実施例において、第一ＩＬＤ層１０２は、基板（図示せず）上に形成される。基板は、一つ以上の層および装置を含んでよい。基板は、導体材料、絶縁体材料、半導体材料およびその他の材料または材料の組み合わせを含んでよい。例えば、一つの実施例において、装置１００は、マイクロプロセッサ・ダイであってよく、基板は数百万のトランジスタを含んでよい。
【００１７】
図２ｂは、第一ＩＬＤ層１０２上に堆積された第一ハードマスク層１０４を示す。第一ハードマスク層１０４は、上述のような材料であり、その厚さもまた上述の通りである。
【００１８】
図２ｃは、パターン形成第一ハードマスク層２０２を設けるべくパターン形成された後の第一ハードマスク層１０４を示す。パターン形成は、フォトレジスト層を堆積させ、フォトレジストにパターン形成し、そしてフォトレジストに被覆されていない第一ハードマスク層１０４の一部を除去することを含むフォトリソグラフィ法によって行われる。いくつかの実施例において、化学的エッチング処理またはスパッタエッチング処理のようなエッチング処理を用いることによって、第一ハードマスク層１０４の一部を除去して第一ハードマスク層２０２をパターン形成してもよい。いくつかの実施例において、第一ハードマスク層１０４は、フォトレジストの現像および除去処理時に第一ＩＬＤ層１０２を被覆および保護するので、かかる処理が第一ＩＬＤ層１０２に影響を及ぼすことはほとんどまたは全くない。すなわち、かかる実施例において、様々な異なるフォトレジスト材料およびフォトレジストパターン形成処理が用いられても、第一ＩＬＤ層１０２の材料を、フォトレジストおよびフォトレジスト処理工程に適合するように揃える必要がない。また、いくつかの実施例において、第一ＩＬＤ層１０４上の第一ハードマスク層１０４の使用によって、第一ＩＬＤ層１０２において最終的にホールおよび／またはトレンチになるものをパターン形成するべく、より薄いフォトレジスト層を使用することができる。より薄いフォトレジスト層を使用することによって、より微細なフィーチャを第一ＩＬＤ層１０２に形成することができる。
【００１９】
図２ｄは、第一ＩＬＤ層１０２に形成されたトレンチ２０４を示す。一実施例において、パターン形成ハードマスク層２０２は、トレンチ２０４を設けるべく第一ＩＬＤ層１０２の選択部分を除去するためのマスクとして作用する。フォトレジスト層が、トレンチ２０４形成時に第一ハードマスク層１０４上の所定位置に保持される実施例もあれば、フォトレジスト層が、トレンチ２０４の形成に先立って除去される実施例もある。一実施例において、エッチング操作によってトレンチ２０４が第一ＩＬＤ層１０２に形成されるが、第一ＩＬＤ層１０２から材料を除去するためのその他の処理を使用することによってトレンチ２０４が形成されてもよい。図示のトレンチ２０４は、第一ＩＬＤ層１０２に部分的にのみ入り込んで延在する。その他の実施例において、ビアのためのホールが、第一ＩＬＤ層１０２を貫通して第一ＩＬＤ層１０２の下の任意の層または装置まで延在してもよい。
【００２０】
図２ｅは、トレンチ２０４に堆積されるバリア層２０６を示す。いくつかの実施例において、バリア層２０６がトレンチ２０４に堆積されて、トレンチに堆積された付加的な材料が第一ＩＬＤ層１０２内へ拡散するのを防止する助けとなる。その他の実施例において、バリア層２０６の代わりに、またはバリア層２０６に付加されて、シード層がトレンチ２０４に堆積されてもよい。シード層は、例えば、シード層上に導体材料を電気めっきすることを可能にする導体層である。さらに他の実施例において、バリア層２０６および／またはシード層に付加されて、またはその代わりに、付加的な層がトレンチ２０４に堆積されてもよい。
【００２１】
図２ｆは、トレンチ２０４に形成された導体トレース１０６を示す。上述のように、導体トレース１０６は、電気めっきまたはその他の方法によって堆積される銅、アルミニウムまたはその他の材料のような導体材料を含む。第一ＩＬＤ層１０２を貫通してホールが形成されるいくつかの実施例において、トレースに付加されて、またはその代わりに、一つ以上のビアが形成されてもよい。図２ｆに示される実施例において、トレース１０６は、第一ＩＬＤ層１０２に部分的にのみ入り込んで延在し、このため、第一ＩＬＤ層１０２によって部分的に取り囲まれる。トレース１０６の頂面は、第一ＩＬＤ層１０２の頂面よりも上にある。
【００２２】
いくつかの実施例において、トレース１０６を形成するために材料が堆積された後に、平坦化処理が適用されてもよい。これは、化学的機械研磨（「ＣＭＰ」）処理またはその他の種類の処理であり、その結果、トレース１０６の頂面が第一ハードマスク層１０４の頂面と実質的に面一になる。
【００２３】
図２ｇは、トレース１０６上に堆積されたキャップ層１０８を示す。上述のように、キャップ層１０８は、トレース１０６の材料の拡散またはエレクトロマイグレーションを防止するためのバリア層として作用する薄い導体層である。一実施例において、キャップ層１０８はコバルトを含むが、その他の実施例においてその他の材料を含んでよい。
【００２４】
図２ｈは、第一ＩＬＤ層１０２における第一ハードマスク層１０４およびトレース１０６の上に形成された第二ＩＬＤ層１１４を示す。第二ＩＬＤ層１１４は、第一ＩＬＤ層１０２の材料に類似または同一の材料である。図２ｈ（ならびに図１および図２ｉから図３ｄまで）に示されるように、第一ハードマスク層１０４は、装置１００の製造時においておよび完成した装置１００において、第一ＩＬＤ層１０２上かつ第二ＩＬＤ層１１４下の所定位置に保持される。
【００２５】
図２ｉは、第二ＩＬＤ層１１４上に堆積された第二ハードマスク層１１６を示す。第二ハードマスク層１１６は、上述のような第一ハードマスク層１０４の材料に類似または同一の材料であり、その厚さもまた、第一ＩＬＤ層１０２に関する第一ハードマスク層１０４に対する上述のものに類似または同一である。
【００２６】
図２ｊは、パターン形成第二ハードマスク層２０８を設けるべくパターン形成された後の、ビア開口部２０９を備える第二ハードマスク層１１６を示す。ビア開口部２０９を通して第二ＩＬＤ層１１４の材料が除去されて、ビアホールが形成される。このパターン形成は、図２ｃに関して上述された、第一ハードマスク層１０４のパターン形成と同様に行われる。図２ｊにおいて、パターン形成第二ハードマスク層２０８によって、第二ＩＬＤ層１１４を通るビアホールの形成が可能になる。
【００２７】
図２ｋは、第二ＩＬＤ層１１４に形成されたビアホール２１０およびトレンチ２１２を示す。一実施例において、パターン形成ハードマスク層２０８は、ビアホール２１０を形成するべく第二ＩＬＤ層１１４の選択部分の除去を可能にするマスクとして作用する。第一ハードマスク層１０４はエッチストップ層として作用し、ビアホール２１０にランドが形成されていない場合において、ビアホール２１０形成時の第一ＩＬＤ層１０２からの材料除去が防止される。第二ハードマスク層１１６はその後再びパターン形成されて、第二ＩＬＤ層１１４にトレンチ２１２を形成可能にするためのホールが第二ハードマスク層１１６に開けられる。バリアおよび／またはその他の一つの（複数の）層（図示せず）が、ビアホール２１０および／またはトレンチ２１２に形成される。
【００２８】
図２ｌは、トレンチ２１２およびビアホール２１０に形成された導体トレース１２０およびビア１１８を示す。上述のように、トレース１２０およびビア１１８は、電気めっきまたはその他の方法によって堆積される銅、アルミニウムまたはその他の材料のような導体材料を含む。図２ｌに示される実施例において、トレース１２０は、第二ＩＬＤ層１１４に部分的に入り込んで延在し、このため、第二ＩＬＤ層１１４によって部分的に取り囲まれる。トレース１２０の頂面は、第二ＩＬＤ層１１４の頂面よりも上にある。ビア１１８は、第二ＩＬＤ層１１４を貫通して延在し、第一ＩＬＤ層１０２のトレース１０６との電気的接続をなす。ビア１１８はまた、第一ＩＬＤ層１０２またはその他の導体構造のビアとの電気的接続もなす。
【００２９】
いくつかの実施例において、トレース１２０およびビア１１８を形成するために材料が堆積された後に、平坦化処理が行われてもよい。これは、化学的機械研磨（「ＣＭＰ」）処理またはその他の種類の処理であり、その結果、トレース１２０およびビア１１８の頂面が第二ハードマスク層１１６の頂面と実質的に面一になる。
【００３０】
キャップ層１０８に類似するキャップ層１２２が、トレース１２０および／またはビア１１８の上に堆積される。図１が、かかるキャップ層を備える実施例を示す。
【００３１】
図３ａから図３ｄまでは、図１の装置１００の製造方法を示す側断面図である。本発明の一つの実施例に係る、ランドが形成されていないビアホールからのボイド形成を防止する、所定位置に保持されるハードマスクが設けられている。ランドが形成されていないビアホールとは、ビアホール底面の導体の端縁を越えて側方に延在するように形成されたビアホールである。かかる場合、導体に隣接する材料の一部が除去されて、ビアホールの意図された深さよりも下にあり、かつ、導体に隣接する、高アスペクト比のホールが残る。導体材料がビアホールに堆積されると、高アスペクト比のホールは、過度に深くかつ狭いため導体材料によって埋められないので、その結果ボイドが生じる。
【００３２】
図３ａは、第一ハードマスク層１０４を通り第一ＩＬＤ層１０２に部分的に入り込んで延在するトレース１０６を示す。第二ＩＬＤ層１１４および第二ハードマスク層１１６が、トレース１０６および第一ハードマスク層１０４の上に形成される。
【００３３】
図３ｂは、ランドが形成されていないビアホール３０２を示す。これは、第二ハードマスク層１１６および第二ＩＬＤ層１１４を通って形成される。図からわかるように、ビアホール３０２の底部では、トレース１０６が部分的に欠落している。第一ハードマスク層１０４が所定位置に残されたままであり、かつ、第二ＩＬＤ層１１４がその頂部に形成されるので、第一ハードマスク層１０４はエッチストップ層として作用する。このため、トレース１０６が欠落しているビアホール３０２の一部が、第一ハードマスク層１０４の表面よりも下方に延びることが防止される。これによって、高アスペクト比のホールがトレース１０６に隣接して形成されることが実質的に防止され、ボイド形成も防止される。
【００３４】
図３ｃは、第二ＩＬＤ層１１４に部分的に入り込んで延在するトレンチ３０３の形成を示す。図３ｄは、ビア３０４およびトレース３０５が、ランドが形成されていないビアホール３０２およびトレンチ３０３に形成されることを示す。第一ハードマスク層１０４によって、高アスペクト比のホールがトレース１０６に隣接して形成されることが防止されるので、第一ハードマスク層１０４によって、トレース１０６に隣接して、かつ、ビア３０２の下に、ボイドが形成されることも防止される。
【００３５】
図３ａから図３ｄまでで説明された状況と同様に、ビアホール３０２は、第二ハードマスク層１１６および第二ＩＬＤ層１１４を通って形成されて、（図３ｂのビアホール３０２が部分的にのみトレース１０６を欠落している）トレース１０６のどの部分とも重なり合うことがない。かかる状況では、ハードマスク層１０４は、エッチストップ層として作用し、ビアホール３０２がハードマスク層１０４の下方に延びることが実質的に防止される。これによって、ビアホール３０２のアスペクト比が過度に大きくなることが防止され、かかる大きなアスペクト比のホールでのボイド形成も防止される。これによって、ランドが形成されていないビアを、ボイド形成なしに設けることができる。
【００３６】
図４は、一つの実施例に係るシステム４００を示す。図示のように、実施例に対して、システム４００は、データ処理用のコンピューティング装置４０２を含む。コンピューティング装置４０２は、マザーボード４０４を含む。マザーボード４０４は、特に、プロセッサ４０６と、バス４１０に接続されたネットワーキング・インターフェース４０８とを含む。より具体的には、プロセッサ４０６は、前述の低ｋハードマスク層を有する装置１００を含む。
【００３７】
用途に応じ、システム４００は、揮発性メモリ、不揮発性メモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号化プロセッサ、チップセット、大容量記憶装置、（例えば、ハードディスク、コンパクトディスク（ＣＤ）、デジタル・バーサタイル・ディスク（ＤＶＤ）等）等を含むが、これらに限られることのないその他のコンポーネントを含んでよい。これらのコンポーネントの一つ以上はまた、前述に対応する相互接続を含んでもよい。
【００３８】
様々な実施例において、システム４００は、パーソナル・デジタル・アシスタント（ＰＤＡ）、携帯電話、タブレット・コンピューティング装置、ラップトップ・コンピューティング装置、デスクトップ・コンピューティング装置、セットトップボックス、エンターテイメント・コントロール・ユニット、デジタルカメラ、デジタルビデオレコーダ、ＣＤプレーヤ、ＤＶＤプレーヤ、またはその他同様のデジタル装置である。
【００３９】
本発明の実施例の前述の記載は、例示および説明を目的として提示されている。それは、網羅的なものでも、開示の正確な形態に本発明を限定するものでもない。様々な付加的な層および／または構造が含まれ、または、記載の実施例から省略されてよい。記載の処理は記載の実施例と異なる順序で行われてよく、工程が省略され／または付加的実施例に加えられてもよい。本明細書およびそれに付随する請求項は、左、右、頂、底、上、下、上方、下方、第一、第二等のような用語を含むが、これらは説明目的のみで使用されるものであって、限定として解釈すべきものではない。本明細書に記載の装置または部材の実施例は、いくつかの位置および方向で製造され、使用され、または運搬される得る。関連技術の当業者は、上記教示に鑑みて多数の修正および変形が可能であることがわかる。当業者は、図示された様々なコンポーネントに対する様々な等価な組み合わせおよび置換がわかる。したがって、本発明の範囲が限定されるのは、この詳細な説明によってではなく、これに添付される請求項によってである。
【図面の簡単な説明】
【００４０】
【図１】低誘電率（「ｋ値」）ハードマスク層を備える装置の側断面図である。
【図２ａ】図１の装置の製造方法を示す側断面図である。
【図２ｂ】図１の装置の製造方法を示す側断面図である。
【図２ｃ】図１の装置の製造方法を示す側断面図である。
【図２ｄ】図１の装置の製造方法を示す側断面図である。
【図２ｅ】図１の装置の製造方法を示す側断面図である。
【図２ｆ】図１の装置の製造方法を示す側断面図である。
【図２ｇ】図１の装置の製造方法を示す側断面図である。
【図２ｈ】図１の装置の製造方法を示す側断面図である。
【図２ｉ】図１の装置の製造方法を示す側断面図である。
【図２ｊ】図１の装置の製造方法を示す側断面図である。
【図２ｋ】図１の装置の製造方法を示す側断面図である。
【図２ｌ】図１の装置の製造方法を示す側断面図である。
【図３ａ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図３ｂ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図３ｃ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図３ｄ】ランドが形成されていないビアホールからのボイドの形成を防止するハードマスクを示す側断面図である。
【図４】一実施例に係るシステムを示す。
【特許請求の範囲】
【請求項１】
低誘電率を有する第一層間絶縁膜層を堆積させることと、
前記第一層間絶縁膜層上に、低誘電率を有する第一ハードマスク層を堆積させることと、
前記第一層間絶縁膜層を露出するべく前記第一ハードマスク層に開口を形成することと、
前記第一層間絶縁膜層に第一トレンチを形成することと、
前記トレンチに第一導体トレースを堆積させることと、
前記第一導体トレースと第一ハードマスク層との上に第二層間絶縁膜層を堆積させることと、
を含む方法。
【請求項２】
前記第一ハードマスク層および前記第一層間絶縁膜層の各々は、約３．２よりも低い誘電率値を有する、請求項１に記載の方法。
【請求項３】
前記第一ハードマスク層および前記第一層間絶縁膜層の前記誘電率値はほぼ等しい、請求項２に記載の方法。
【請求項４】
前記第一ハードマスク層および前記第一層間絶縁膜層の前記誘電率値は、約２．４から約３．２までの範囲にある、請求項２に記載の方法。
【請求項５】
前記第一導体トレースおよび前記第一ハードマスク層を電気めっきすることをさらに含み、前記第一ハードマスク層は、前記第一導体トレースの頂面と実質的に面一な頂面を有する、請求項１に記載の方法。
【請求項６】
前記第一導体トレース上にキャップ層を堆積させることをさらに含み、前記第二層間絶縁膜層は、前記第一ハードマスク層と、前記第一導体トレース上の前記キャップ層との上に堆積される、請求項１に記載の方法。
【請求項７】
前記第二層間絶縁膜層上に第二ハードマスク層を堆積させることと、
前記第二層間絶縁膜層を露出させるべく前記第二ハードマスク層に開口を形成することと、
前記第一層間絶縁膜層にビアホールを形成することと、
前記第一導体トレースとの電気的接続を形成するべく前記ビアホールに導体ビアを堆積させることと、
をさらに含む、請求項１に記載の方法。
【請求項８】
前記第一ハードマスク層は、約１０%から約２０%までのシリコンを含む、請求項１に記載の方法。
【請求項９】
前記第一ハードマスク層は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む、請求項１に記載の方法。
【請求項１０】
頂面を有し、低誘電率を有する第一層間絶縁膜層と、
前記第一層間絶縁膜層に少なくとも部分的に入り込んで延在し、前記第一層間絶縁膜層の頂面よりも上に頂面を有する第一導体トレースと、
前記第一導体トレースの前記頂面と実質的に面一な頂面を有し、低誘電率を有する第一ハードマスク層と、
前記第一導体トレースおよび第一ハードマスク層の上にあって、頂面を有する第二層間絶縁膜層と、
前記第二層間絶縁膜層に少なくとも部分的に入り込んで延在し、前記第二層間絶縁膜層の前記頂面の上に頂面を有する第二導体トレースと、
前記第二導体トレースの前記頂面と実質的に面一な頂面を有する第二ハードマスク層と、
を含む装置。
【請求項１１】
前記第一導体トレースと前記第二層間絶縁膜層との間において、前記第一導体トレース上にキャップ層をさらに備える、請求項１０に記載の装置。
【請求項１２】
前記第一ハードマスク層は、約２００オングストロームから約１０００オングストロームまでの厚さを有する、請求項１０に記載の装置。
【請求項１３】
前記第一層間絶縁膜層は誘電率値を有し、前記第一ハードマスク層は、前記第一層間絶縁膜層の前記誘電率値から約０．５以内の誘電率値を有する、請求項１０に記載の装置。
【請求項１４】
前記第一層間絶縁膜層および前記第一ハードマスク層の前記誘電率値は、約２．４から約３．２までの範囲にある、請求項１０に記載の装置。
【請求項１５】
前記第一ハードマスク層は、約１０%から約２０%までのシリコンを含む、請求項１０に記載の装置。
【請求項１６】
前記第一ハードマスク層は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む、請求項１５に記載の装置。
【請求項１７】
頂面を有する層間絶縁膜層と、
前記層間絶縁膜層の前記頂面に隣接した底面を有する、前記層間絶縁膜層上のハードマスク層と、
前記層間絶縁膜層によって少なくとも部分的に取り囲まれた導体トレースと、
を含み、
前記ハードマスク層と前記層間絶縁膜層との両方とも、約３．２よりも低い誘電率値を有する装置。
【請求項１８】
前記第一ハードマスク層は、約１０%から約２０%までのシリコンを有する、請求項１７に記載の装置。
【請求項１９】
前記第一ハードマスク層は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む、請求項１７に記載の装置。
【請求項２０】
前記導体トレースは、前記第一層間絶縁膜層の前記頂面よりも上に頂面を有する、請求項１７に記載の装置。
【請求項２１】
前記ハードマスク層は、前記導体トレースの前記頂面と実質的に面一な頂面を有する、請求項２０に記載の装置。
【請求項２２】
前記層間絶縁膜層および前記ハードマスク層の前記誘電率値はほぼ等しい、請求項１７に記載の装置。
【請求項２３】
前記ハードマスク層は、約２００オングストロームから約１０００オングストロームまでの厚さを有する、請求項１７に記載の装置。
【請求項２４】
前記層間絶縁膜層および前記ハードマスク層の前記誘電率値は、約２．４から約３．２までの範囲にある、請求項１７に記載の装置。
【請求項２５】
前記導体トレースおよび前記ハードマスク層の上にあって、頂面を有する第二層間絶縁膜層と、
前記第二層間絶縁膜層の前記頂面に隣接した底面を有する、前記第二層間絶縁膜層上の第二ハードマスク層と、
前記層間絶縁膜層によって少なくとも部分的に取り囲まれた第二導体トレースと、
を含み、
前記第二ハードマスク層および前記第二層間絶縁膜層の各々は、約３．２よりも低い誘電率値を有する、請求項１７に記載の装置。
【請求項１】
低誘電率を有する第一層間絶縁膜層を堆積させることと、
前記第一層間絶縁膜層上に、低誘電率を有する第一ハードマスク層を堆積させることと、
前記第一層間絶縁膜層を露出するべく前記第一ハードマスク層に開口を形成することと、
前記第一層間絶縁膜層に第一トレンチを形成することと、
前記トレンチに第一導体トレースを堆積させることと、
前記第一導体トレースと第一ハードマスク層との上に第二層間絶縁膜層を堆積させることと、
を含む方法。
【請求項２】
前記第一ハードマスク層および前記第一層間絶縁膜層の各々は、約３．２よりも低い誘電率値を有する、請求項１に記載の方法。
【請求項３】
前記第一ハードマスク層および前記第一層間絶縁膜層の前記誘電率値はほぼ等しい、請求項２に記載の方法。
【請求項４】
前記第一ハードマスク層および前記第一層間絶縁膜層の前記誘電率値は、約２．４から約３．２までの範囲にある、請求項２に記載の方法。
【請求項５】
前記第一導体トレースおよび前記第一ハードマスク層を電気めっきすることをさらに含み、前記第一ハードマスク層は、前記第一導体トレースの頂面と実質的に面一な頂面を有する、請求項１に記載の方法。
【請求項６】
前記第一導体トレース上にキャップ層を堆積させることをさらに含み、前記第二層間絶縁膜層は、前記第一ハードマスク層と、前記第一導体トレース上の前記キャップ層との上に堆積される、請求項１に記載の方法。
【請求項７】
前記第二層間絶縁膜層上に第二ハードマスク層を堆積させることと、
前記第二層間絶縁膜層を露出させるべく前記第二ハードマスク層に開口を形成することと、
前記第一層間絶縁膜層にビアホールを形成することと、
前記第一導体トレースとの電気的接続を形成するべく前記ビアホールに導体ビアを堆積させることと、
をさらに含む、請求項１に記載の方法。
【請求項８】
前記第一ハードマスク層は、約１０%から約２０%までのシリコンを含む、請求項１に記載の方法。
【請求項９】
前記第一ハードマスク層は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む、請求項１に記載の方法。
【請求項１０】
頂面を有し、低誘電率を有する第一層間絶縁膜層と、
前記第一層間絶縁膜層に少なくとも部分的に入り込んで延在し、前記第一層間絶縁膜層の頂面よりも上に頂面を有する第一導体トレースと、
前記第一導体トレースの前記頂面と実質的に面一な頂面を有し、低誘電率を有する第一ハードマスク層と、
前記第一導体トレースおよび第一ハードマスク層の上にあって、頂面を有する第二層間絶縁膜層と、
前記第二層間絶縁膜層に少なくとも部分的に入り込んで延在し、前記第二層間絶縁膜層の前記頂面の上に頂面を有する第二導体トレースと、
前記第二導体トレースの前記頂面と実質的に面一な頂面を有する第二ハードマスク層と、
を含む装置。
【請求項１１】
前記第一導体トレースと前記第二層間絶縁膜層との間において、前記第一導体トレース上にキャップ層をさらに備える、請求項１０に記載の装置。
【請求項１２】
前記第一ハードマスク層は、約２００オングストロームから約１０００オングストロームまでの厚さを有する、請求項１０に記載の装置。
【請求項１３】
前記第一層間絶縁膜層は誘電率値を有し、前記第一ハードマスク層は、前記第一層間絶縁膜層の前記誘電率値から約０．５以内の誘電率値を有する、請求項１０に記載の装置。
【請求項１４】
前記第一層間絶縁膜層および前記第一ハードマスク層の前記誘電率値は、約２．４から約３．２までの範囲にある、請求項１０に記載の装置。
【請求項１５】
前記第一ハードマスク層は、約１０%から約２０%までのシリコンを含む、請求項１０に記載の装置。
【請求項１６】
前記第一ハードマスク層は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む、請求項１５に記載の装置。
【請求項１７】
頂面を有する層間絶縁膜層と、
前記層間絶縁膜層の前記頂面に隣接した底面を有する、前記層間絶縁膜層上のハードマスク層と、
前記層間絶縁膜層によって少なくとも部分的に取り囲まれた導体トレースと、
を含み、
前記ハードマスク層と前記層間絶縁膜層との両方とも、約３．２よりも低い誘電率値を有する装置。
【請求項１８】
前記第一ハードマスク層は、約１０%から約２０%までのシリコンを有する、請求項１７に記載の装置。
【請求項１９】
前記第一ハードマスク層は、約１６%のシリコン、約７７%の炭素および約７%の酸素を含む、請求項１７に記載の装置。
【請求項２０】
前記導体トレースは、前記第一層間絶縁膜層の前記頂面よりも上に頂面を有する、請求項１７に記載の装置。
【請求項２１】
前記ハードマスク層は、前記導体トレースの前記頂面と実質的に面一な頂面を有する、請求項２０に記載の装置。
【請求項２２】
前記層間絶縁膜層および前記ハードマスク層の前記誘電率値はほぼ等しい、請求項１７に記載の装置。
【請求項２３】
前記ハードマスク層は、約２００オングストロームから約１０００オングストロームまでの厚さを有する、請求項１７に記載の装置。
【請求項２４】
前記層間絶縁膜層および前記ハードマスク層の前記誘電率値は、約２．４から約３．２までの範囲にある、請求項１７に記載の装置。
【請求項２５】
前記導体トレースおよび前記ハードマスク層の上にあって、頂面を有する第二層間絶縁膜層と、
前記第二層間絶縁膜層の前記頂面に隣接した底面を有する、前記第二層間絶縁膜層上の第二ハードマスク層と、
前記層間絶縁膜層によって少なくとも部分的に取り囲まれた第二導体トレースと、
を含み、
前記第二ハードマスク層および前記第二層間絶縁膜層の各々は、約３．２よりも低い誘電率値を有する、請求項１７に記載の装置。
【図１】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図２ｊ】
【図２ｋ】
【図２ｌ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図２ｊ】
【図２ｋ】
【図２ｌ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４】
【公表番号】特表２００８−５１０３１４（Ｐ２００８−５１０３１４Ａ）
【公表日】平成２０年４月３日（２００８．４．３）
【国際特許分類】
【出願番号】特願２００７−５２７８４２（Ｐ２００７−５２７８４２）
【出願日】平成１７年７月２９日（２００５．７．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２７１７８
【国際公開番号】ＷＯ２００６／０２３２５５
【国際公開日】平成１８年３月２日（２００６．３．２）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成２０年４月３日（２００８．４．３）
【国際特許分類】
【出願日】平成１７年７月２９日（２００５．７．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０２７１７８
【国際公開番号】ＷＯ２００６／０２３２５５
【国際公開日】平成１８年３月２日（２００６．３．２）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
[ Back to top ]