【課題】コンタクトプラグと配線ラインとの正確なアラインを確保しうる半導体素子及びその製造方法を提供する。
【解決手段】配線ライン１６８を基板１０に接続するためのコンタクトホールが形成されている絶縁膜１２０に、ラウンド形状コーナー部Ａと垂直側壁とが形成されている半導体素子。複数のコンタクトプラグが絶縁膜内のコンタクトホールを貫通して導電領域に連結されており、絶縁膜１２０のラウンド形状のコーナー部Ａによりその幅が基板からの距離によって変化する。複数の配線ライン１６８がコンタクトプラグ１６２の上部から延びて一体型構造となる。コンタクトプラグ１６２と配線ライン１６８とを一体型に形成するためにダブルパターニング工程を用いる。 （もっと読む）

【課題】 ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図る。
【解決手段】 半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力と、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力とが、各々で異なっている。前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。 （もっと読む）

【課題】６Ｆ^２レイアウトの半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板１１０と、基板１１０内に第１方向に延長され形成された単位アクティブ領域１１４と、基板１１０上に第１方向と鋭角を成す第２方向に延長され単位アクティブ領域１１４を横切るように形成された第１および第２ゲートライン１３０と、第１および第２ゲートライン１３０の間の基板１１０内に形成された第１ジャンクション領域１１６と、第１および第２ゲートライン１３０の反対側に形成された第２ジャンクション領域１１７を含む第１および第２アクセストランジスタＴＲ１，ＴＲ２と、基板１１０上に第１方向と鋭角を成す第３方向に延長され形成されたビットライン１７０と、第１ジャンクション領域１１６とビットライン１７０とを直接連結するビットラインコンタクト１６０と、ストレージ電極と連結されたストレージロードコンタクト１８０とを含む。 （もっと読む）

【課題】製造工程数を削減すると共に生産性を向上させる。
【解決手段】ＴＦＴアレイ基板１１は、絶縁基板２１を備えている。絶縁基板２１上には、一部にポリシリコン層２２が形成されている。このポリシリコン層２２は、ＴＦＴ素子１４を構成する、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有している。ポリシリコン層２２上には、ソース領域２２ｂ及びドレイン領域２２ｃのそれぞれ一部を覆うように配線層２３が形成されている。配線層２３並びに配線層２３が積層されていないポリシリコン層２２には、両者の表面を覆うようにゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ゲート絶縁膜２４を介してチャネル領域２２ａに対向する位置にゲート電極層２５が形成されている。ゲート絶縁膜２４表面の一部には、キャパシタ上部電極層２６が形成されている。 （もっと読む）

【課題】半導体素子の透明電極などに利用可能な、導電性の高い金属化合物膜と、その簡便な製造方法を提供する。
【解決手段】結晶構造を有する酸化亜鉛などからなる金属化合物粒子１を含む粒子分散液をシリコン基板２に塗布し、金属化合物粒子を、基板平面方向にＣ軸配向する粒子が含まれるように基板に付着させる。この上に同じ金属化合物粒子を含む液を塗布し、付着した金属化合物粒子を核として結晶成長させる。焼成処理をして基板平面方向にＣ軸配向した金属化合物膜３の結晶粒を得る。 （もっと読む）

【課題】ダマシン法で多層配線構造を形成する際に、ＥＭ耐性およびＳＭ耐性を高めつつ、接続不良を防いで配線の歩留まりを向上させる。
【解決手段】半導体装置は、半導体基板上に形成され、銅を主成分とする材料により構成された銅配線上にシリコン含有ガスを照射して、銅配線の表面にシリコン含有層を形成する工程（Ｓ１０２）と、銅配線上に、拡散防止膜を形成する工程（Ｓ１０４）と、拡散防止膜上に、Ｓｉ、Ｏ、およびＣを含む層間絶縁膜を形成する工程（Ｓ１０６）と、層間絶縁膜に、拡散防止膜に達する凹部を形成する工程（Ｓ１０８）と、凹部側壁に露出した層間絶縁膜表面に他の領域よりも酸素濃度が高い改質層を形成する工程（Ｓ１１０）と、拡散防止膜を除去して銅配線表面を露出させる工程（Ｓ１１２）と、凹部内に導電材料を埋め込み配線を形成する工程（Ｓ１１４）とにより形成される。 （もっと読む）

【課題】微細化されたＳＲＡＭのロードトランジスタを構成するＭＯＳトランジスタにおいて、ビアコンタクトがずれてもソース抵抗の増大を回避できる構成を提供する。
【解決手段】二組のＣＭＯＳインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記ＣＭＯＳインバータの各々の第１と第３のＭＯＳトランジスタは素子分離領域２１１により画成された第1導電型の素子領域２１Ａ1に形成され、ポリシリコンゲート電極Ｇ１の第１の側に一端が前記ゲート電極Ｇ１直下に侵入する第２導電型ソース領域２１ａと、第２の側に第２導電型ドレインエクステンション領域２１ｂと、それよりも深い第２導電型ドレイン領域よりなり、前記ソース領域２１ａは前記エクステンション領域２１ｂよりも深く、前記ゲート電極Ｇ１は前記ポリシリコン抵抗素子Ｒと同一の膜厚で、同じ元素により、ドーピングされている。 （もっと読む）

【課題】ヒロックおよびボイドなどの熱欠陥の発生がなくかつ表面状態の良好な銅合金薄膜からなるＴＦＴトランジスターを用いたフラットパネルディスプレイ用配線および電極、並びにそれらを形成するためのスパッタリングターゲットを提供する。
【解決手段】Ｃａ：０．００１〜０．５原子％を含有し、さらにＡｇ：０．００２〜１．０原子％を含有し、残部がＣｕおよび不可避不純物からなる組成を有する銅合金薄膜からなる熱欠陥発生が少なくかつ表面状態の良好なＴＦＴトランジスターを用いたフラットパネルディスプレイ用配線および電極、並びにこれらを形成するためのスパッタリングターゲット。 （もっと読む）

【課題】Ｃｕ配線のエレクトロマイグレーション耐性を向上させる。
【解決手段】Ｃｕ配線１０を、その中央部のＣｕ粒子１０ａが比較的大きく、その上部や下部のＣｕ粒子１０ａが比較的小さくなるような構造にする。このような構造は、Ｃｕ配線１０をダマシン法により形成する際の電解めっき時の電流密度を制御することによって形成することができる。このような構造にしたＣｕ配線１０では、その上部よりも中央部に比較的電流が流れやすくなり、その上部のＣｕ原子の拡散が抑えられるようになり、また、それにより、キャップ膜１４界面からのＣｕ原子の拡散が抑えられるようになる。 （もっと読む）

【課題】、製造工程の複雑化、および製造コストの増大を生じることなく、耐湿性に優れたトリミングヒューズ構造とその形成方法、およびトリミング方法を提供する。
【解決手段】基板１上に第１の絶縁膜３を介して形成された、ヒューズ部１１ａ、１１ｂを含む第１の配線層４と、第１の配線層４を覆う第２の絶縁膜５とを備えている。第２の絶縁膜５上には、第２の絶縁膜５上に堆積された共通の導電膜を加工することにより、外部との電気的な接続に用いられる電極パターン６ａ、およびヒューズ部１１ａ、１１ｂの直上に配設された被覆パターン６ｂを含む第２の配線層６が形成される。第２の配線層６上には、第２の配線層６を覆うとともに、電極パターン６ａ上および被覆パターン６ｂ上に開口部８ａ、８ｂを有する保護膜７が形成されている。 （もっと読む）

【課題】ＤＲＡＭなどの半導体記憶装置において、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止する。
【解決手段】活性領域１１１に形成された拡散層領域１２１〜１２３と、これら拡散層領域にそれぞれ接続されたセルコンタクト１３１〜１３３と、これらセルコンタクトにそれぞれ接続された柱状体１４１〜１４３と、柱状体１４１に接続されたビット線１５０と、柱状体１４２，１４３にそれぞれ接続された容量コンタクト１５２，１５３と、容量コンタクトにそれぞれ接続されたストレージキャパシタ１７０とを備える。これにより、セルコンタクトと容量コンタクトとの間に柱状体が介在することから、その分、容量コンタクトの深さが浅くなる。したがって、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止することが可能となる。 （もっと読む）

【課題】孔の内面に対する電極膜等の被覆率を高めるとともに、電極膜等の均一性を高めることにより、キャパシタのリーク電流を低減させて高い信頼性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に形成されたメモリセル選択用トランジスタＴｒ_１と、メモリセル選択用トランジスタＴｒ_１の上方に形成され、かつ蓄積容量部２４用の筒状の貫通孔３５ａが設けられてなるポリシリコン層間膜３３と、貫通孔３５ａ内部に形成されるとともにメモリセル選択用トランジスタＴｒ_１のソース・ドレインに対しコンタクトプラグ２５を介して接続された蓄積容量部２４と、を少なくとも備え、貫通孔３５ａの底面３５ｃと側壁面３５ｂとの接続部３５ｄが曲面で構成されていることを特徴とする半導体装置を採用する。 （もっと読む）

【課題】 面内応答型液晶表示装置において、引き出し配線から発生する電界を遮蔽し、対向基板の電位変動を防止することで、ゲート端子近傍の表示領域に白抜けを生じない液晶表示装置を得るものである。
【解決手段】 この発明に係る液晶表示装置においては、ゲート配線に電圧を印加するためのゲート端子およびこれに接続するため設置されたテーパーゲート配線部が設けられ、テーパーゲート配線部の上層に絶縁膜を介して導電層を配設したものである。ゲート配線４に電圧を印加するためのゲート端子１６およびこれに接続するため設置されたテーパーゲート配線部１４が設けられ、テーパーゲート配線部１４の上層にゲート絶縁膜５を介して導電層１８を配設する。 （もっと読む）

【課題】ｐ型またはｎ型に制御された低抵抗のＳｉＧｅからなる導電性パターンを基材上に選択的に５００℃以下の低温で形成することを可能にする。
【解決手段】ガラス又は酸化ケイ素からなる非晶質基材上にアルミニウム薄膜又はクロム薄膜をパターン状に形成し、フッ化ゲルマニウムとジシランを原料とした熱ＣＶＤ法によって、前記パターン状に形成されたアルミニウム薄膜又はクロム薄膜上にのみ選択的にＳｉＧｅを堆積する。得られた導電性パターンは、ＳｉＧｅ膜が、非晶質基材上にパターン状に形成されたアルミニウム薄膜又はクロム薄膜上にのみ選択的に形成され、非晶質基材上には形成されない。 （もっと読む）

【課題】製造工程の追加なく、パッド部や下層配線等のクラック、半導体素子の破壊を防止でき、かつ、配線の実効長を短くすることで、配線抵抗や寄生インダクタンスの引き下げが図れるようにする。
【解決手段】最上配線兼電極層５８がパワー素子となるＬＤＭＯＳ１０が形成されたセル部の真上に配置され、セル部中の素子と電気的に接続される最上配線層とパッド構造の一部を構成する電極層とが最上配線兼電極層５８にて兼用されるようにする。 （もっと読む）

【課題】本発明は、配線の信頼性を向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明の一の態様によれば、表面に第１層配線溝１ａを有するウェハＷ上に、少なくとも第１層配線溝１ａに埋め込まれ、不純物濃度が下部４ｂより上部４ａの方が高いめっき膜４を形成する工程と、めっき膜４に熱処理を施す工程と、めっき膜４を熱処理した後、第１層配線溝１ａに埋め込まれた部分以外のめっき膜４を除去する工程とを具備することを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】Ｗ層で形成されたビット線等の配線の上に、シリコン酸化膜による層間絶縁膜を生成する際、Ｗ層の配線の上に酸化防止膜として窒化シリコン膜を形成する場合、配線抵抗の増加の原因となるＷＮ層の形成を抑制することにより、従来例に比較して歩留まりを向上させる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する絶縁膜形成工程と、第１の絶縁膜の上にタングステン膜を有する配線パターンを形成する配線パターン形成工程と、ジクロルシランとプラズマにてラジカル化されたアンモニアとを用いたＡＬＤ法にて堆積される窒化シリコン膜により、前記配線パターンの露出部を被覆する配線パターン被覆工程と、層間絶縁膜を形成する層間絶縁膜形成工程とを有する。 （もっと読む）

【課題】パッド部や下層配線等のクラック、半導体素子の破壊を防止できる構造の半導体装置を提供する。
【解決手段】電極層５８を第３絶縁膜６０にて覆うようにすることで、第３絶縁膜６０にて電極層５８が固定されるようにする。これにより、ボンディング時の衝撃により電極層５８が変形してしまうことを従来以上に抑制することが可能となる。特に、電極層５８をヤング率が１×１０⁴ｋｇ／ｍｍ²以上の材料とし、かつ、電極層５８の膜厚を０．３μｍ以上、好ましくは１μｍ以上とすると良い。また、パッド部６２をヤング率が８．０×１０³ｋｇ／ｍｍ²以上の材料とし、かつ、パッド部６２の膜厚を０．５μｍ以上、好ましくは１μｍ以上とすると良い。 （もっと読む）

【課題】液晶装置等の電気光学装置において、走査線内を伝播する迷光を遮光する構造により遮光性を高め、明るく高品位な画像表示を実現する。
【解決手段】基板上に、画素電極（９ａ）と、該画素電極をスイッチング制御する薄膜トランジスタ（３０）と、該薄膜トランジスタのゲート電極（３ｇ）に走査信号を供給する走査線（３ａ）と、薄膜トランジスタのソース領域に画像信号を供給するデータ線（６ａ）とを備える。ゲート電極を構成する第１導電層と走査線を構成する第２導電層とは、別層である。 （もっと読む）

【課題】有機薄膜トランジスタ、それを備えた平板ディスプレイ装置、該有機薄膜トランジスタの製造方法及びその製造に使われるシャドーマスクを提供する。
【解決手段】それぞれドレイン電極と、ソース電極と、ゲート電極と、ドレイン電極とソース電極との間の半導体要素のチャンネルと、を備えた複数個の薄膜トランジスタを備えた基板が提供されるが、一トランジスタのドレイン電極とソース電極との間の最小距離は、隣接したトランジスタの電極間の最小距離または基板の他の配線と電極との間の最小距離より小さく、薄膜トランジスタの半導体要素のチャンネルは、規則的なパターンの半導体要素で形成されるが、半導体要素の最大サイズは、隣接した対の電極間の最小距離（または基板の他の配線と電極との間の最小距離）より小さいが、一対のドレイン電極とソース電極との間の最小距離とは少なくとも同じある薄膜トランジスタを有する基板である。 （もっと読む）