半導体記憶装置およびその製造方法
【課題】微細化されたＳＲＡＭのロードトランジスタを構成するＭＯＳトランジスタにおいて、ビアコンタクトがずれてもソース抵抗の増大を回避できる構成を提供する。
【解決手段】二組のＣＭＯＳインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記ＣＭＯＳインバータの各々の第１と第３のＭＯＳトランジスタは素子分離領域２１１により画成された第1導電型の素子領域２１Ａ1に形成され、ポリシリコンゲート電極Ｇ１の第１の側に一端が前記ゲート電極Ｇ１直下に侵入する第２導電型ソース領域２１ａと、第２の側に第２導電型ドレインエクステンション領域２１ｂと、それよりも深い第２導電型ドレイン領域よりなり、前記ソース領域２１ａは前記エクステンション領域２１ｂよりも深く、前記ゲート電極Ｇ１は前記ポリシリコン抵抗素子Ｒと同一の膜厚で、同じ元素により、ドーピングされている。
【解決手段】二組のＣＭＯＳインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記ＣＭＯＳインバータの各々の第１と第３のＭＯＳトランジスタは素子分離領域２１１により画成された第1導電型の素子領域２１Ａ1に形成され、ポリシリコンゲート電極Ｇ１の第１の側に一端が前記ゲート電極Ｇ１直下に侵入する第２導電型ソース領域２１ａと、第２の側に第２導電型ドレインエクステンション領域２１ｂと、それよりも深い第２導電型ドレイン領域よりなり、前記ソース領域２１ａは前記エクステンション領域２１ｂよりも深く、前記ゲート電極Ｇ１は前記ポリシリコン抵抗素子Ｒと同一の膜厚で、同じ元素により、ドーピングされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にスタティックランダムアクセスメモリを含む半導体記憶装置に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（以下ＳＲＡＭと記す）は、ワード線により選択されるトランスファトランジスタと、かかるトランスファトランジスタを介してビット線に接続される、フリップフロップ接続された二つのＣＭＯＳインバータとよりなる高速半導体記憶素子であり、高速論理回路素子においてＣＭＯＳ回路など高速論理素子と共に広く使われている。
【０００３】
図１は、典型的なＳＲＡＭ１０の等価回路図を示す。
【０００４】
図１を参照するに、前記ＳＲＡＭ１０は第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、第２のロードトランジスタＬＴ２と第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含み、前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードＮ１は、ワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２を介して第１のビットライン／ＢＬに接続される。
【０００５】
かかる構成のＳＲＡＭでは、特にドライバトランジスタＤＴ１，ＤＴ２を駆動するロードトランジスタＬＴ１，ＬＴ２の電流駆動能力が、ＳＲＡＭの高速動作において非常に重要である。
【特許文献１】特開２００６−４１０３５号公報
【特許文献２】特開平７−１３１００３号公報
【特許文献３】特開平７−１６９８５８号公報
【特許文献４】特開２００２−３２９７９８号公報
【特許文献５】特開２００２−１９０５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２（Ａ）は、このような等価回路に対応する本発明の関連技術によるＳＲＡＭレイアウトを示す。また図２（Ｂ）は図２（Ａ）中、線Ａ−Ａ'に沿った断面図を示す。
【０００７】
図２（Ａ），（Ｂ）を参照するに、シリコン基板１１の表面にはｎ型ウェル１１Ｎとｐ型ウェル１１Ｐがイオン注入により形成されており、前記ｎ型ウェル１１Ｎ中には素子分離領域１１Ｉによりｎ型素子領域１１Ａ1，１１Ａ2が、対称な関係で形成されている。また前記ｐ型ウェル１１Ｐ中には前記素子分離領域１１Ｉにより、ｐ型素子領１１Ｂ，１１Ｃが形成されている。
【０００８】
前記ｎ型素子領域１１Ａ1，１１Ａ2には図１のｐチャネルＭＯＳトランジスタよりなるロードトランジスタＬＴ１とＬＴ２がそれぞれ形成され、前記ロードトランジスタＬＴ１は、前記素子領域１１Ａ1を横断するｐ型ポリシリコンゲート電極Ｇ1を、前記ロートトランジスタＬＴ２は、前記素子領域１１Ａ2を横断するｐ型ポリシリコンゲート電極Ｇ2を有する。
【０００９】
前記ｎ型素子領域１１Ａ1のうち、前記ゲート電極Ｇ1の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ2を前記素子領域１１Ａ1に接続するビアプラグＶ2が形成されている。
【００１０】
同様に前記ｎ型素子領域１１Ａ2のうち、前記ゲート電極Ｇ２の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ1を前記素子領域１１Ａ2に接続するビアプラグＶ4が形成されている。
【００１１】
さらに前記ｎ型ウェル１１Ｎの左側のｐ型ウェル１１Ｐでは、前記素子分離領域１１Ｉが前記ｐ型素子領域１１Ｂを画成しており、前記ｐ型素子領域１１Ｂのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ3を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ１として、また前記ｐ型素子領域１１Ｂのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ4を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ1として形成されている。
【００１２】
同様に前記ｎ型ウェル１１Ｎの右側のｐ型ウェル１１Ｐでは、前記素子分離領域１１Ｉが前記ｐ型素子領域１１Ｃを画成しており、前記ｐ型素子領域１１Ｃのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ５を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ２として、また前記ｐ型素子領域１１Ｃのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ６を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ２として形成されている。
【００１３】
前記素子領域１１Ｂのうち、前記ゲート電極Ｇ3とＧ4の間にはビアコンタクトＶ1が形成され、前記ビアコンタクトＶ1は前記ビアコンタクトＶ2に、局所配線パターン（図示せず）により接続されている。同様に前記素子領域１１Ｃのうち、前記ゲート電極Ｇ5とＧ6の間にはビアコンタクトＶ3が形成され、前記ビアコンタクトＶ3は前記ビアコンタクトＶ4に、局所配線パターン（図示せず）により接続されている。ここで前記ビアコンタクトＶ1およびＶ2は図１のノードＮ1を構成し、ビアコンタクトＶ3およびＶ4はノードＮ2を構成する。
【００１４】
さらに前記ｐ型素子領域１１Ｂ中、前記ゲート電極Ｇ3に対して前記ビアコンタクトＶ1の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G4に対して前記ビアコンタクトＶ1の反対側には、ビットラインＢＬに接続されるビアコンタクトＶ5が形成されている。同様に、前記ｐ型素子領域１１Ｃ中、前記ゲート電極Ｇ5に対して前記ビアコンタクトＶ3の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G6に対して前記ビアコンタクトＶ3の反対側には、ビットライン／ＢＬに接続されるビアコンタクトＶ6が形成されている。
【００１５】
さらに図２のレイアウトでは、前記ｎ型素子領域１１Ａ1を横切って、別のメモリセルのゲート電極Ｇ7が形成されている。
【００１６】
ところで、このような構成のＳＲＡＭの単ビット不良部のロードトランジスタについてその特性を解析したところ、図３に示す興味深い結果が得られた。
【００１７】
図３を参照するに、横軸はゲート電圧、縦軸はドレイン電流を示すが、符号２で示した実験では大きなドレイン電流が得られているのに対し、符号１で示した実験では、同じゲート電圧に対して得られるドレイン電流が減少しているのがわかる。
【００１８】
ここで前記符号１の実験は、図４（Ａ）に示すようにロードトランジスタを構成するｐチャネルＭＯＳトランジスタのソース側に電源電圧ＶDDを印加しドレイン側を接地した場合を、また前記符号２の実験は図４（B）に示すように同じｐチャネルMOSトランジスタのドレイン側に電源電圧ＶDDを印加しソース側を接地した場合を示しているが、図３の実験（１）でドレイン電流が小さく、実験（２）でドレイン電流が大きく事実は、図４（Ａ），（Ｂ）に示すようにロードトランジスタのソース側に抵抗Ｒが入っていることを示している。すなわち、図４（Ａ）の場合には電源電圧が印加されるソース側に抵抗Ｒが入っているために実効的にソース−ゲート間に印加される電圧ＶGSの大きさが減少してしまい、トランジスタが十分にオンしないのに対し、図４（Ｂ）の場合にはソース側にこのような抵抗が入っていないため、ソース−ゲート間電圧に抵抗Ｒによる電圧降下の効果が生じない。
【００１９】
図１の等価回路図では、かかる抵抗Ｒは、図中破線で囲んだ部分に生じるものと考えられる。
【００２０】
図５Ａは、図２のＳＲＡＭ中、破線で囲んだ部分の平面図を、図５Ｂは図５Ａ中、線Ａ−Ａ'に沿った断面図を、さらに図５Ｃは図５Ａ中、線Ｂ−Ｂ'に沿った断面図を示す。さらに図６は、図５Ｂ中、破線で囲んだ部分を拡大して示す図である。
【００２１】
図５Ａを参照するに、前記シリコン基板１１上に素子分離領域１１Ｉにより画成されたｎ型素子領域１１Ａ1が形成され、これを横切ってゲート電極Ｇ１およびＧ７が延在し、その間に電源コンタクトＶDDが形成されているのがわかる。またゲート電極Ｇ2と前記ｎ型チャネル領域１１Ａ1を接続して、ビアコンタクトＶ2が形成されている。
【００２２】
図５Bの断面図に示すようにゲート電極Ｇ1，Ｇ2，Ｇ7は、それぞれｎ型にドープされたポリシリコンパターン１３Ａ，１３Ｂ，１３Ｃよりなり、各々両側に、典型的にはシリコン酸化膜よりなる側壁絶縁膜ＳＷを担持している。
【００２３】
図５Ｂの断面では前記ポリシリコンパタ―ン１３Ａおよび１３Ｃは、前記ｎ型素子領域１１Ａ1上にゲート絶縁膜１２Ａおよび１２Ｃを介して形成されているのに対し、前記ポリシリコンパターン１３Ｂは前記素子分離絶縁膜１１Ｉ上に形成されている。
【００２４】
前記素子領域１１Ａ1中、前記ゲート電極パターン１３Ａの一方の側にはｐ型ソースエクステンション拡散領域１１ａが、他方の側にはｐ型ドレインエクステンション拡散領域１１ｂが形成され、同様に前記素子領域１１Ａ1中、前記ゲート電極パターン１３Ｃの一方の側にはｐ型拡散ドレインエクステンション領域１１ｃが、他方の側にはｐ型ソースエクステンション領域１１ｄが形成される。
【００２５】
さらに前記ｎ型素子領域１１Ａ1中、前記ゲート電極パターン１３Ａと１３Ｃの間には、それぞれの側壁絶縁膜ＳＷの外側に、ｐ+型拡散領域１１ｅが、前記ゲート電極Ｇ1およびＧ7を有するそれぞれのロードトランジスタのソース領域として形成されている。
【００２６】
また前記ｎ型素子領域１１Ａ1中、前記ゲート電極パターン１３Ａに対し前記ソース領域１１ｅの反対側には、前記側壁絶縁膜ＳＷと素子分離絶縁膜１１Ｉとの間に、同様なｐ+型拡散領域よりなるドレイン領域１１ｆが形成されている。
【００２７】
前記ポリシリコンゲート電極パターン１３Ａ〜１３Ｃの表面にはシリサイド層１４Ａ〜１４Ｃがそれぞれ形成されており、また前記ソース領域１１ｅおよびドレイン領域１１ｆの表面にはシリサイド層１４ｅおよび１４ｆが形成されている。
【００２８】
さらに前記ポリシリコンゲート電極パターン１３Ａ〜１３Ｃは、前記シリサイド層１４Ａ〜１４Ｃおよび側壁絶縁膜ＳＷを含めて、前記シリコン基板１１上に形成された層間絶縁膜１５により覆われ、前記ソース領域１１ｅには前記ビアコンタクトＶDDを構成するビアプラグ１５Ａが、前記シリサイド層１４ｅを介してコンタクトする。また前記ドレイン領域１１ｆには前記ビアコンタクトＶ2を構成するビアプラグ１５Ｂが、前記シリサイド層１４ｆを介してコンタクトする。その際、前記ポリシリコンゲート電極１３Ｂ両側の側壁絶縁膜ＳＷのうち前記ポリシリコンゲート電極パターン１３Ａの側の側壁絶縁膜は除去されており、このため前記ビアプラグ１５Ｂは前記ポリシリコンゲート電極パターン１４Ｂを前記ドレイン領域１１ｆに電気的に接続する機能を果たす。
【００２９】
さらに図５Ｃを参照するに、本発明が対象とするＳＲＡＭは非常に微細化されており、このため図５Ａの断面Ｂ−Ｂ'で見た場合、前記ビアプラグ１５Ａの径が素子領域１１Ａ1の幅よりも大きくなっていることに注意すべきである。
【００３０】
さて、前記ビアプラグ１５Ａ，１５Ｂが正規の位置に形成されている場合には、図５Ａ，図５Ｂ中に破線で示すようにビアプラグ１５Ａ，１５Ｂはそれぞれ前記ソース領域１１ｅ，１１ｆと、前記シリサイド層１４ｅ，１４ｆを介して電気的にコンタクトし、その結果、ソース電流はビアプラグ１５Ａからソース領域１１ｅへと前記シリサイド層１１ｅを介して効率的に注入されるが、図１５Ｂ中実線で示すようにビアプラグ１５Ａ，１５Ｂがポリシリコンゲート電極パターン１３Ａの側に位置ずれを生じた場合には、図５Ｂ中、破線で示す小さな円で囲んで示すように、ビアプラグ１５Ａがｐ-型拡散領域１１ａと直接に接する状態が生じる恐れがある。
【００３１】
図６は、前記図５ｂ中、前記ビアプラグ１５Ａ近傍を拡大して示す図である。
【００３２】
図６を参照するに、前記ビアプラグ１５Ａはその先端部がｐ-型拡散領域１１ａ中に侵入しており、その結果、図６中、破線で囲んだ部分において前記ｐ+型ソース領域１１ｅからｐ型ソースエクステンション領域１１ａ、およびポリシリコンゲート電極パターン１３Ａ直下のチャネル領域へのキャリアの経路が圧迫されているのがわかる。前記ビアプラグ１５Ａは一般にＷなどの金属よりなるが、表面がＴａやＴｉなどの金属、あるいはＴｉＮなどの導電性化合物により覆われており、ビアプラグ１５Ａの界面から前記ｐ-型ソース領域１１ａ内部に延在する空乏層が、前記キャリア経路をさらに圧迫する。これが、前記図３および図４（Ａ），（Ｂ）で説明したソース抵抗の原因と考えられる。
【００３３】
このようなソース抵抗がＳＲＡＭを構成するロードトランジスタの一方に、例えば前記図１中、破線で示した位置に発生すると、ＳＲＡＭの動作が不安定になり、不良を引き起こす。
【００３４】
このようなビアプラグ１５Ａの位置ずれの問題は、前記側壁絶縁膜ＳＷを、前記ビアプラグ１５Ａに対応したビアホールの形成に使われるドライエッチングに対して耐性を有する材料で形成する、いわゆる自己整合コンタクトの技術を使えば回避できると考えられるかも知れないが、図２のレイアウトを有するＳＲＡＭの場合には、図５Ｂに示すようにポリシリコンゲート電極Ｇ2の一方の側壁絶縁膜を除去する必要があるので、側壁絶縁膜ＳＷを、エッチング耐性を有する材料により構成するのは困難である。
【課題を解決するための手段】
【００３５】
一の側面によれば本発明は、半導体基板と、前記半導体基板上、第１のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる、第１のＣＭＯＳインバータと、前記半導体基板上、第２のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する、第２のＣＭＯＳインバータと、前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、よりなる半導体記憶装置であって、前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、前記半導体基板中、前記ポリシリコンゲート電極の第１の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ソース領域と、前記半導体基板中、前記第１の側とは反対の第２の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ドレインエクステンション領域と、前記半導体基板中、前記第２の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第２導電型ドレイン領域と、よりなり、前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置を提供する。
【００３６】
他の側面によれば本発明は、半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、よりなる半導体記憶装置の製造方法であって、前記半導体基板上、前記素子分離領域により画成された第１導電型の素子領域上にゲート絶縁膜を介して、前記第１のＭＯＳトランジスタのゲート電極となる第１のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第２のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、前記素子領域中、前記第１のポリシリコンパターンの第１の側、および前記第２のポリシリコンパターンに、第２導電型の不純物元素を導入し、前記素子領域のうち、前記第１のポリシリコンパターンの前記第１の側に第２導電型のソース領域を形成すると共に、前記第２のポリシリコンパターンをドープする工程と、前記素子領域中、前記第１のポリシリコンパターンの前記第１の側、および反対側の第２の側、さらに前記第２のポリシリコンパターンに、前記第２導電型の不純物元素を導入し、前記素子領域中、前記第１のポリシリコンパターンの前記第２の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、前記第1および第２のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、前記素子領域中に、また前記第２のポリシリコンパターンにも、前記第２導電型の不純物元素を前記１のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第１のポリシリコンパターンの前記第１および第２の側の、前記側壁絶縁膜よりも外側の部分に前記第２導電型のドレイン領域を形成すると共に、前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、を含むことを特徴とする半導体記憶装置の製造方法を提供する。
【００３７】
さらに他の側面によれば本発明は、半導体基板と、前記半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、よりなる半導体記憶装置であって、前記第１のＭＯＳトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第１の素子領域中に形成され、前記第１の素子領域を横断する第１のポリシリコンパターンよりなるゲート電極を有し、前記第３のＭＯＳトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第２の素子領域中に形成され、前記第２の素子領域を横断する第２のポリシリコンパターンよりなるゲート電極を有し、前記第１のポリシリコンパターンは、前記第２の素子領域の第１の端部に、第１のビアプラグにより接続されており、前記第２のポリシリコンパターンは、前記第１の素子領域の第１の端部に、第２のビアプラグにより接続されており、前記第１の素子領域のうち、前記第１のポリシリコンパターンに対し前記第１のビアプラグと反対の側には、電源コンタクトを構成する第３のビアプラグがコンタクトしており、前記第２の素子領域のうち、前記第２のポリシリコンパターンに対し前記第２のビアプラグと反対の側には、電源コンタクトを構成する第４のビアプラグがコンタクトしており、前記第３のビアプラグは、前記第１の素子領域の幅よりも大きな径を有し、前記第４のビアプラグは、前記第２の素子領域の幅よりも大きな径を有し、前記第３のビアプラグは、前記第１の素子領域の中心線からずれて形成されており、前記第４のビアプラグは、前記第２の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００３８】
本発明によれば、ＳＲＡＭを構成するロードトランジスタにおいて電源コンタクトに位置ずれが生じても、ソース抵抗の増大が回避され、不良の発生を回避することができる。
【発明を実施するための最良の形態】
【００３９】
［第1の実施形態］
図７（Ａ）は、本発明の第1の実施形態よるＳＲＡＭ２０のレイアウトを示す。また図７（Ｂ）は図７（Ａ）中、線Ａ−Ａ'に沿った断面図を示す。
【００４０】
図７（Ａ），（Ｂ）を参照するに、前記ＳＲＡＭ２０はシリコン基板２１上に形成され、図１に示したのと同じ等価回路を構成する。
【００４１】
より具体的には、前記シリコン基板２１の表面にはｎ型ウェル２１Ｎとｐ型ウェル２１Ｐがイオン注入により形成されており、前記ｎ型ウェル２１Ｎ中には素子分離領域２１Ｉによりｎ型素子領域２１Ａ1，２１Ａ2が、点対称な関係で形成されている。また前記ｐ型ウェル２１Ｐ中には前記素子分離領域２１Ｉにより、ｐ型素子領域２１Ｂ，２１Ｃが形成されている。
【００４２】
前記ｎ型素子領域２１Ａ1，２１Ａ2には図１のｐチャネルＭＯＳトランジスタよりなるロードトランジスタＬＴ１とＬＴ２がそれぞれ形成され、前記ロードトランジスタＬＴ１は、前記素子領域２１Ａ1を横断するｐ型ポリシリコンゲート電極Ｇ1を、前記ロートトランジスタＬＴ２は、前記素子領域２１Ａ2を横断するｐ型ポリシリコンゲート電極Ｇ2を有する。
【００４３】
前記ｎ型素子領域２１Ａ1のうち、前記ゲート電極Ｇ1の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ2を前記素子領域２１Ａ1に接続するビアプラグＶ2が形成されている。
【００４４】
同様に前記ｎ型素子領域２１Ａ2のうち、前記ゲート電極Ｇ２の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ1を前記素子領域２１Ａ2に接続するビアプラグＶ4が形成されている。
【００４５】
さらに前記ｎ型ウェル２１Ｎの左側のｐ型ウェル２１Ｐでは、前記素子分離領域２１Ｉが前記ｐ型素子領域２１Ｂを画成しており、前記ｐ型素子領域２１Ｂのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ3を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ１として、また前記ｐ型素子領域２１Ｂのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ4を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ1として形成されている。
【００４６】
同様に前記ｎ型ウェル２１Ｎの右側のｐ型ウェル２１Ｐでは、前記素子分離領域２１Ｉがｐ型素子領域２１Ｃを画成しており、前記ｐ型素子領域２１Ｃのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ５を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ２として、また前記ｐ型素子領域２１Ｃのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ６を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ２として形成されている。
【００４７】
前記素子領域２１Ｂのうち、前記ゲート電極Ｇ3とＧ4の間にはビアコンタクトＶ1が形成され、前記ビアコンタクトＶ1は前記ビアコンタクトＶ2に、局所配線パターン（図示せず）により接続されている。同様に前記素子領域２１Ｃのうち、前記ゲート電極Ｇ5とＧ6の間にはビアコンタクトＶ3が形成され、前記ビアコンタクトＶ3は前記ビアコンタクトＶ4に、局所配線パターン（図示せず）により接続されている。ここで前記ビアコンタクトＶ1およびＶ2は図１のノードＮ1を構成し、ビアコンタクトＶ3およびＶ4はノードＮ2を構成する。
【００４８】
さらに前記ｐ型素子領域２１Ｂ中、前記ゲート電極Ｇ3に対して前記ビアコンタクトＶ2の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G4に対して前記ビアコンタクトＶ1の反対側には、ビットラインＢＬに接続されるビアコンタクトＶ5が形成されている。同様に前記ｐ型素子領域２１Ｃ中、前記ゲート電極Ｇ5に対して前記ビアコンタクトＶ3の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G6に対して前記ビアコンタクトＶ3の反対側には、ビットライン／ＢＬに接続されるビアコンタクトＶ6が形成されている。
【００４９】
さらに図７（Ａ）のレイアウトでは、前記ｎ型素子領域２１Ａ1を横切って、別のメモリセルのゲート電極Ｇ7が形成されており、さらに同じシリコン基板２１上の別の部分において、素子分離構造２１Ｉ上にポリシリコンパターンよりなる抵抗素子Ｒが形成されている。前記抵抗素子Ｒには、ビアコンタクトＶR1，ＶR2が形成されているのがわかる。
【００５０】
図８は図７中、線Ｂ−Ｂ'に沿った断面図を示す。
【００５１】
図８を参照するに、ゲート電極Ｇ1，Ｇ2，Ｇ7は、それぞれｎ型にドープされたポリシリコンパターン２３Ａ，２３Ｂ，２３Ｃよりなり、各々両側に、典型的にはシリコン酸化膜よりなる側壁絶縁膜ＳＷを担持している。
【００５２】
図８の断面では前記ポリシリコンパタ―ン２３Ａおよび２３Ｃは、前記ｎ型素子領域２１Ａ1上にゲート絶縁膜２２Ａおよび２２Ｃを介して形成されているのに対し、前記ポリシリコンパターン２３Ｂは前記素子分離絶縁膜２１Ｉ上に形成されている。
【００５３】
さて、本実施形態によるＳＲＡＭ２０では、前記素子領域２１Ａ1中、前記ゲート電極パターン２３Ａの一方の側にはｐ+型拡散領域２１ａがソース領域として形成され、他方の側にはｐ型拡散領域２１ｂが、ドレインエクステンション領域として形成される。同様に前記素子領域２１Ａ1中、前記ゲート電極パターン１３Ｃの一方の側にはｐ型拡散領域２１ｃがドレインエクステンション領域として形成され、他方の側には前記ｐ+型拡散領域２１ａが、ソース領域として、共通に形成される。
【００５４】
さらに前記ｎ型素子領域２１Ａ1中、前記ゲート電極パターン２３Ａに対し前記ソース領域２１ａの反対側には、前記側壁絶縁膜ＳＷと素子分離絶縁膜２１Ｉとの間にｐ+型拡散領域よりなるドレイン領域２１ｄが形成されている。
【００５５】
前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｃの表面にはシリサイド層２４Ａ〜２４Ｃがそれぞれ形成されており、また前記ソース領域２１ａおよびドレイン領域２１ｄの表面にはシリサイド層２４ａおよび２４ｄが形成されている。
【００５６】
前記シリコン基板２１上には、前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｃを、前記シリサイド層２４Ａ〜２４Ｃおよび側壁絶縁膜ＳＷをも含めて覆うように層間絶縁膜２５が形成されており、前記層間絶縁膜２５中には前記ソース領域２１ａに対応して、前記ビアコンタクトＶDDを構成するビアプラグ２５Ａが、前記シリサイド層２４ａを介してコンタクトするように形成されている。同様に、前記層間絶縁膜２５には、前記ドレイン領域２１ｄに対応して、前記ビアコンタクトＶ2を構成するビアプラグ２５Ｂが、前記シリサイド層２４ｄを介してコンタクトするように形成されている。前記ポリシリコンゲート電極２３Ｂ両側の側壁絶縁膜ＳＷのうち前記ポリシリコンゲート電極パターン２３Ａの側の側壁絶縁膜は除去されており、このため前記ビアプラグ２５Ｂは前記ポリシリコンゲート電極パターン２３Ｂを前記ドレイン領域２１ｄに電気的に接続する機能を果たす。
【００５７】
さらに図８のＳＲＡＭ２０では、同じシリコン基板２１上、他の部分に形成された素子分離領域２１Ｉ上に、ポリシリコンパターン２３Ｄが、前記ポリシリコン抵抗素子Ｒとして形成されており、前記層間絶縁膜２５中には前記ポリシリコンパターン２３Ｄとコンタクトするビアプラグ２５Ｅ，２５Ｆが、それぞれシリサイド層２４ｅおよび２４ｆを介して形成されている。なお前記ポリシリコンパターン２３Ｄは前記ポリシリコンゲートパタ―ン２３Ａ〜２３Ｃと同時に形成され、同様に側壁絶縁膜ＳＷを形成されている。また図示の例では、前記ポリシリコンパターン２３Ｄ上には、前記シリサイド層２４ｅおよび２４ｆを形成する際にマスクとなる誘電体パターン２５ｄが残っている。
【００５８】
本実施形態では、前記抵抗素子Ｒを構成するポリシリコンパターン２３Ｄを、前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｃと同時に、同一のポリシリコン膜のパターニングにより形成しており、このため前記ポリシリコンパターン２３Ｄは、前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｄの各々と同一の膜厚、従って高さを有し、また同一の不純物元素により、同一の濃度にドープされている。
【００５９】
以下、図８のＳＲＡＭ２０の製造工程を、図９（Ａ）〜１３（Ｇ）を参照しながら説明する。
【００６０】
図９Ａを参照するに、シリコン基板２１上にはポリシリコンパターン２３Ａ〜２３Ｄがポリシリコン膜（図示せず）のパターニングにより、前記ポリシリコンパターン２３Ａおよび２３Ｃは素子領域２１Ａ1中にそれぞれゲート絶縁膜２２Ａおよび２２Ｃを介して、また前記ポリシリコンパターン２３Ｂおよび２３Ｄは前記素子領域２１Ａ1を画成する素子分離絶縁膜２１Ｉ上に形成される。なお以下の説明では、前記抵抗素子Ｒとなるポリシリコンパターン２３Ｄは、前記ポリシリコンパターン２３Ｂを担持する素子分離絶縁膜２１Ｉ上に担持されている構成について説明するが、本実施形態はかかる特定の構成に限定されるものではない。
【００６１】
次いで図９Ｂの工程において、前記素子領域２１Ａ1が、前記ポリシリコンパターン２３Ａとポリシリコンパターン２３Ｂの間の部分を除いて、レジストパターンＲにより覆われ、前記素子領域２１Ａ1のうち、前記レジストパターンＲにより覆われていない部分にＢ+が、８ｋｅＶの加速電圧下、４．０×１０15ｃｍ-2のドーズ量でイオン注入される。その結果、前記素子領域２１Ａ1中、前記ポリシリコンパターン２３Ａと２３Ｃの間に、前記ｐ+型拡散領域２１ａが形成される。また同時に前記図９Ｂの工程では、前記ポリシリコンパターン２１Ａ〜２１Ｃおよび前記素子分離絶縁膜２１Ｉ上のポリシリコンパターン２３Ｄが、Ｂにより、ｐ+型にドープされる。
【００６２】
次いで図９Ｃの工程において前記レジストパターンＲは除去され、前記素子領域２１Ａ1に、前記ポリシリコンパターン２３Ａ，２３ＣをマスクにＢ+がイオン注入され、前記素子領域２１Ａ1のうち、前記ポリシリコンパターン２３Ａおよび２３Ｃの、それぞれ前記ソース領域２１ａとは反対の側に、ｐ型ドレインエクステンション領域２１ｂ，２１ｃが形成される。また同時に、前記ソース領域２１ａの表面部分に同様な注入領域２１ｂ'が、重畳して形成される。
【００６３】
さらに図７Ｃのイオン注入工程では、前記ポリシリコンパターン２３Ａ〜２３Ｃおよび２３Ｄにも、同じＢのイオン注入が、同じ条件でなされる。
【００６４】
次に図９Ｄの工程において前記図９Ｄの構造上に絶縁膜（図示せず）をＣＶＤ法により堆積し、これを基板面に略垂直方向に作用する異方性エッチングによりエッチバックすることにより、前記ポリシリコンパターン２３Ａ〜２３Ｄのそれぞれの側壁面に側壁絶縁膜ＳＷが形成され、次に図９Ｅの工程において、前記素子領域２１Ａ1にＢ+を、前記ポリシリコンパターン２１Ａおよび２３Ｃおよびそれぞれの側壁絶縁膜ＳＷをマスクにイオン注入することにより、前記ｐ+型ドレイン領域２１ｄが、前記ポリシリコンパターン２３Ａとポリシリコンパターン２３Ｂを担持する素子分離絶縁膜２１Ｉの間において前記ポリシリコンパターン２３Ａの側壁絶縁膜ＳＷの外側の部分に形成される。また前記ｐ+型ソース領域２１ａの内部にも、同様なＢのイオン注入がなされ、前記ｐ+型ソース領域２１ａに重畳して、ｐ+型注入領域２１ｄ'が形成される。
【００６５】
また前記図９Ｅの工程では、前記ポリシリコンパターン２３Ａ〜２３ＤにもＢのイオン注入が同じ条件でなされる。
【００６６】
次に図９Ｆの工程において前記図９Ｅの構造の露出シリコン面に、サリサイド法によりシリサイド層が形成され、その結果、前記ポリシリコンパターン２３Ａ〜２３Ｃ上にはシリサイド層２４Ａ〜２４Ｃが、またソース領域２１ａ、ドレイン領域２１ｄ上にはシリサイド層２４ａ，２４ｄが、それぞれ形成される。また抵抗素子Ｒとなるポリシリコンパターン２３Ｄでは、誘電体パターン２５ｄにより二つのシリサイド形成領域が、互いに離間して画成され、かかるシリサイド形成領域にはシリサイド層２４ｅおよび２４ｆが、それぞれ形成される。
【００６７】
次に図９Ｇの工程において、前記ポリシリコンパターン２３Ｂの一方の側壁絶縁膜ＳＷが除去され、さらに図９Ｈの工程において前記図９Ｇの構造上に層間絶縁膜２５が、前記ポリシリコンパターン２３Ａ〜２３Ｄを、それぞれの側壁絶縁膜ＳＷおよびシリサイド層２４Ａ〜２３Ｃ、２４ｅおよび２４ｆを覆うように形成される。
【００６８】
さらに図９Ｈの工程では前記層間絶縁膜２５中に前記シリサイド層２４ａ，２４ｄを露出するようにビアホールが形成され、かかるビアホールをそれぞれビアプラグ２５Ａおよび２５Ｂで充填することにより、先に図１で説明した等価回路図に対応したＳＲＡＭ２０が得られる。
【００６９】
また図９Ｈの工程では同時に前記層間絶縁膜２５中に前記ポリシリコンパターン２３Ｄのシリサイド層２４ｅ，２４ｆを露出するビアホールが形成され、かかるビアホールをビアプラグ２５Ｄおよび２５Ｅで充填することにより、前記ポリシリコンパターン２３Ｄよりなる抵抗素子Ｒが同時に形成される。
【００７０】
図９Ｈは、前記ビアプラグ２５Ａ，２５Ｂに位置ずれが無い場合を示しているが、図９Ｉに示すようにビアプラグ２５Ａ，２５Ｂが、それぞれポリシリコンパターン２３Ａ，２３Ｂ側にずれた場合でも、前記ビアプラグ２５Ａは高濃度拡散領域２１ａにコンタクトするため、前記ポリシリコンパターン２３Ａをゲート電極とするロードトランジスタにおいてソース抵抗の増大が生じることはなく、先に図３で説明したトランジスタ特性の変化の問題が生じることはない。
【００７１】
また本実施形態では、かかる高濃度拡散領域２１ａの形成をポリシリコン抵抗素子の形成と同時に行っているため、製造工程が増加したり製造費用が増大したりする問題が生じることはない。
［第２の実施形態］
ところで、図５Ｂで説明したような、ピアプラグ１５Ａの位置ずれに起因するロードトランジスタの特性変化の問題は、このように微細化されたＳＲＡＭでは図５Ｃで説明したように素子領域１１Ａ1の幅がビアプラグの径よりも縮小されていて、位置合わせに余裕のないところから発生しているものであり、従って、例えば図１０に示すように素子領域１１Ａ1あるいは１１Ａ2の幅を、前記ビアコンタクトＶDDの周辺で拡張することにより、上記の課題は解決できるとも考えられるであろう。ただし図１０は前記図２のレイアウトのうち、素子領域１１Ａ1および１１Ａ2を含むｎ型ウェル部分を抜き出して示す図である。
【００７２】
しかし、かかる構成は、図１０に示すようにｎ型素子領域１１Ａ1が隣接するｐ型ウェルに近接し、特にコンタクトＶＤＤには電源電圧が印加されることを勘案すると、耐圧が劣化し、ＳＲＡＭが誤動作する恐れがあるため、採用できない。
【００７３】
これに対し図１１は、本発明の第２の実施形態によるＳＲＡＭのレイアウトを示す図である。ただし図１１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７４】
図１１を参照するに、本実施形態では、前記図１０のレイアウトのようビアコンタクトＶDDに対応して素子領域１１Ａ1，１１Ａ2の幅を増大させることはせず、ビアコンタクトＶＤＤの一を一方にずらしている。
【００７５】
かかる構成では、仮りに前記ビアコンタクトＶＤＤの位置がずれてゲート電極Ｇ1あるいはＧ2に近接し、ビアコンタクトＶDDからロードトランジスタのチャネルに流れるキャリア流が図１１中に×で示すようにブロックされても、キャリアはブロックされていない迂回路を通って流れることができ、ソース抵抗の増大によるトランジスタ特性の劣化の問題を回避することができる。またｎ型素子領域１１Ａ1が隣接のｐ型ウェルに近接することがなく、耐圧低下の問題も生じない。なお図１１中、白で示した素子領域１１Ａ1，１１Ａ2の露出部分は、実際にはシリサイド膜により覆われている。
【００７６】
図１２は、前記図１１の素子領域１１Ａ1の平面図を示す。
【００７７】
図１２を参照するに、前記素子領域１１Ａ1を横切って、前記ゲート電極Ｇ７に対応するポリシリコンパターン１３Ｃと、前記ゲート電極Ｇ１に対応するポリシリコンパターン１３Ａと、前記ゲート電極Ｇ２に対応するポリシリコンパターン１３Ｂとが、それぞれ側壁絶縁膜ＳＷを担持して形成されており、前記ポリシリコンパターン１３Ａと１３Ｃの間には、相対向する側壁絶縁膜ＳＷの間に前記ビアコンタクトＶＤＤを構成するビアプラグ１５Ａが形成されている。また前記ポリシリコンパターン１３Ｂのうち、前記ポリシリコンパターン１４Ａに面する側では側壁絶縁膜ＳＷが局所的に除去され、前記ビアコンタクトＶ２を構成するビアプラグ１５Ｂが、前記ポリシリコンパターン１３Ｂを前記素子領域１１Ａ1に接続している。
【００７８】
図１２においても、前記素子領域１１Ａ1のうち、白で示す露出部分は、ＣｏＳｉ2やＮｉＳｉなどのシリサイド膜により覆われている。
【００７９】
図１３Ａは、図１２中、ビアコンタクトＶＤＤ、すなわちコンタクトプラグ１５Ａ近傍を抜き取って示した平面図、図１３Ｂは、前記図１３Ａ中、線ｂｘ−ｂｘ１'に沿った断面図、図１３Ｃは、前記図１３Ａ中、線ｂｘ２−ｂｘ２'に沿った断面図、図１３Ｄは、前記図１３Ａ中、線ｂｙ−ｂｙ'に沿った断面図を示す。
【００８０】
図１３Ａ〜１３Ｃを参照するに、前記線ｂｘ２−ｂｘ２'に沿った断面図では、前記図５Ｂの場合と同様な構造が生じており、ポリシリコンゲート電極１３Ａを有するロードトランジスタのチャネル領域を通過したキャリアは、図１３Ｃ中に×印で示したようにソース領域１１ａ中の経路がビアプラグ１５Ａにより圧迫されてソース抵抗が増大するのに対し、線ｂｘ−ｂｘ'に沿った断面では、ビアプラグ１５Ａが断面から外れており、キャリアは前記ソース領域１１ｅからゲート電極パターン１４Ｃ直下のチャネル領域へ、効率的に注入される。
【００８１】
本実施形態においても、前記図１３Ｄの断面に示すように、ビアプラグ１５Ａの径Ｗ1は素子領域１１Ａ1の幅Ｗ2よりも大きく（Ｗ1>Ｗ2）、例えば前記ビアプラグ１５Ａはその底部において１００ｎｍ程度の径を有するのに対し、前記素子領域１１Ａ1は７０ｎｍ程度の幅しか有さない。このような場合でも、ビアプラグ１５Ａの中心線ｃ２を素子領域１１Ａ1の中心線ｃ１に対して２５ｎｍずらすことにより（図１２においてδ＝２５ｎｍ）、かかるビアプラグ１５Ａを迂回するキャリア経路として約１０ｎｍの幅を確保することができる。
【００８２】
本実施形態においても、図１１，１２の構成において前記素子領域１１Ａ1，１１Ａ2のうち、前記ビアプコンタクトＶDDおよびＶ2を構成するビアプラグ１５Ａ，１５Ｂ、およびゲート電極Ｇ1，Ｇ2を構成するポリシリコンパターン１３Ａ〜１３Ｃおよびその側壁絶縁膜ＳＷで覆われていない部分は、シリサイド膜により覆われている。
【００８３】
なお本実施形態では、前記ビアコンタクトＶＤＤを、図１１に示すようにｎ型ウェル１１Ｎとｐ型ウェル１１Ｐとのウェル境界ＷＢの側にずらしていたが、逆にウェル境界ＷＢから遠ざかるようにずらすことも可能である。
［第３の実施形態］
図１４は、本発明の第３の実施形態によるＳＲＡＭのレイアウトを示す図である。ただし図１４中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８４】
図１４を参照するに、本実施形態では、前記図１１のレイアウトと同様に、ビアコンタクトＶＤＤの一を一方にずらすと共に、さらに素子領域１１Ａ1の幅を、前記ビアコンタクトＶＤＤの形成箇所において隣接するｐ型ウェルの方向とは反対方向に拡張する。
【００８５】
かかる構成では、仮りに前記ビアコンタクトＶＤＤの位置がずれてゲート電極Ｇ1あるいはＧ2に近接し、ビアコンタクトＶDDからロードトランジスタのチャネルに流れるキャリア流が図１１中に×で示すようにブロックされても、キャリアはブロックされていない迂回路を通って流れることができ、ソース抵抗の増大によるトランジスタ特性の劣化の問題を回避することができる。またｎ型素子領域１１Ａ1が隣接のｐ型ウェルに近接することがなく、耐圧低下の問題も生じない。その際、前記素子領域１１Ａ1の幅が、図１４中に一点鎖線で示すウェル境界ＷＢの反対方向に拡大されているため、耐圧劣化の問題が生じることもない。
【００８６】
本実施形態においても、ビアプラグ１５Ａの径Ｗ1は、前記図１３Ｄの断面と同様で、素子領域１１Ａ1の幅Ｗ2よりも大きいが（Ｗ1>Ｗ2）、前記素子領域１１Ａ1の幅を４０ｎｍ程度拡張し、ビアプラグ１５Ａの中心線ｃ２を素子領域１１Ａ1の中心線ｃ１に対して２５ｎｍずらすことにより、かかるビアプラグ１５Ａを迂回するキャリア経路として約３０ｎｍの幅を確保することができる。
【００８７】
本実施形態においても、図１４の構成において前記素子領域１１Ａ1，１１Ａ2のうち、前記ビアプコンタクトＶDDおよびＶ2を構成するビアプラグ１５Ａ，１５Ｂ、およびゲート電極Ｇ1，Ｇ2を構成するポリシリコンパターン１３Ａ〜１３Ｃ、さらにその側壁絶縁膜ＳＷで覆われていない部分は、シリサイド膜により覆われている。
【００８８】
このように、本発明の第２および第３の実施形態では、前記ビアコンタクトＶDDの周囲にキャリアの迂回路となる領域を確保することで、コンタクトの位置ずれが生じた場合でもソース抵抗が増大するのを回避しているが、かかる迂回路は、１０〜３０ｎｍ程度の幅があれば十分である。
【００８９】
なお、以上の各実施形態において、ｐ型とｎ型の導電型を反転させても本発明が成立することは明らかである。
【００９０】
本発明では、前記シリサイド層は特に限定されないが、例えばＣｏＳｉ2やＮｉＳｉなどを使うことができる。
【００９１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００９２】
（付記１）
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる、第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する、第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置であって、
前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、
前記第１および第３のＭＯＳトランジスタの各々は、
前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、
前記半導体基板中、前記ポリシリコンゲート電極の第１の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ソース領域と、
前記半導体基板中、前記第１の側とは反対の第２の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ドレインエクステンション領域と、
前記半導体基板中、前記第２の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第２導電型ドレイン領域と、
よりなり、
前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、
前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、
前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置。
【００９３】
（付記２）
前記ソース領域は、前記ドレインエクステンション領域よりも高い不純物濃度を有することを特徴とする付記１記載の半導体記憶装置。
【００９４】
（付記３）
前記ソース領域は、前記ドレインエクステンション領域およびドレイン領域のいずれよりも深く形成されていることを特徴とする付記１または２記載の半導体記憶装置。
【００９５】
（付記４）
前記素子分離領域上には、前記ドレイン領域に近接して、前記第１および第３のＭＯＳトランジスタのうち、他方のＭＯＳトランジスタのゲート電極を構成するポリシリコンパターンが延在し、前記ソース領域には第１のシリサイド層を介して第１のビアプラグがコンタクトし、前記ドレイン領域には、第２のシリサイド層を介して第２のビアプラグがコンタクトし、前記ポリシリコン抵抗素子の第１の領域および第２の領域には、それぞれ第３および第４のシリサイド層を介して第３および第４のビアプラグがコンタクトし、前記第２のビアプラグは、同時に前記ポリシリコンパターンの上面に第５のシリサイド層を介してコンタクトし、また前記ポリシリコンパターンの、前記ポリシリコンゲート電極に面する側の側壁面にコンタクトすることを特徴とする付記１〜３のうち、いずれか一項記載の半導体記憶装置。
【００９６】
（付記５）
半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置の製造方法であって、
前記半導体基板上、前記素子分離領域により画成された第１導電型の素子領域上にゲート絶縁膜を介して、前記第１のＭＯＳトランジスタのゲート電極となる第１のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第２のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、
前記素子領域中、前記第１のポリシリコンパターンの第１の側、および前記第２のポリシリコンパターンに、第２導電型の不純物元素を導入し、前記素子領域のうち、前記第１のポリシリコンパターンの前記第１の側に第２導電型のソース領域を形成すると共に、前記第２のポリシリコンパターンをドープする工程と、
前記素子領域中、前記第１のポリシリコンパターンの前記第１の側、および反対側の第２の側、さらに前記第２のポリシリコンパターンに、前記第２導電型の不純物元素を導入し、前記素子領域中、前記第１のポリシリコンパターンの前記第２の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
前記第1および第２のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、
前記素子領域中に、また前記第２のポリシリコンパターンにも、前記第２導電型の不純物元素を前記１のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第１のポリシリコンパターンの前記第１および第２の側の、前記側壁絶縁膜よりも外側の部分に前記第２導電型のドレイン領域を形成すると共に、前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【００９７】
（付記６）
前記ソース領域を形成する工程では、前記第２導電型の不純物元素を、前記ドレインエクステンション領域を形成する工程およびドレイン領域を形成する工程のいずれよりも深く導入することを特徴とする付記５記載の半導体記憶装置の製造方法。
【００９８】
（付記７）
さらに前記ソース領域、ドレイン領域、および第２のポリシリコンパターンの第１および第２の部分に、それぞれ第１、第２、第３および第４のシリサイド層を形成する工程と、前記ソース領域、ドレイン、および前記第２のポリシリコンパターンの前記第１および第２の部分に、前記第１〜第４のシリサイド層を介して、第１〜第４のビアプラグをそれぞれ形成する工程を含むことを特徴とする付記５〜７のうち、いずれか一項記載の半導体記憶装置の製造方法。
【００９９】
（付記８）
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
よりなる半導体記憶装置であって、
前記第１のＭＯＳトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第１の素子領域中に形成され、前記第１の素子領域を横断する第１のポリシリコンパターンよりなるゲート電極を有し、
前記第３のＭＯＳトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第２の素子領域中に形成され、前記第２の素子領域を横断する第２のポリシリコンパターンよりなるゲート電極を有し、
前記第１のポリシリコンパターンは、前記第２の素子領域の第１の端部に、第１のビアプラグにより接続されており、
前記第２のポリシリコンパターンは、前記第１の素子領域の第１の端部に、第２のビアプラグにより接続されており、
前記第１の素子領域のうち、前記第１のポリシリコンパターンに対し前記第１のビアプラグと反対の側には、電源コンタクトを構成する第３のビアプラグがコンタクトしており、
前記第２の素子領域のうち、前記第２のポリシリコンパターンに対し前記第２のビアプラグと反対の側には、電源コンタクトを構成する第４のビアプラグがコンタクトしており、
前記第３のビアプラグは、前記第１の素子領域の幅よりも大きな径を有し、
前記第４のビアプラグは、前記第２の素子領域の幅よりも大きな径を有し、
前記第３のビアプラグは、前記第１の素子領域の中心線からずれて形成されており、
前記第４のビアプラグは、前記第２の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置。
【０１００】
（付記９）
前記第１の素子領域では、前記第３のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出しており、前記第２の素子領域では、前記第４のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出していることを特徴とする付記８記載の半導体記憶装置。
【０１０１】
（付記１０）
前記第１および第２の素子領域の各々において前記シリサイド層は、１０〜３０ｎｍの幅で露出していることを特徴とする付記８記載の半導体記憶装置。
【０１０２】
（付記１１）
前記第１および第２の素子領域は、前記半導体基板中、第1導電型ウェルに形成され、前記半導体基板中には、前記第1導電型ウェルに隣接して、第２導電型の第１および第２のウェルが、それぞれ前記第１の素子領域および第２の素子領域の側に形成されており、前記第３のビアプラグは、前記第１の素子領域の中心線から前記第１の第２導電型ウェルの方向にずれて形成されており、前記第４のビアプラグは、前記第１の素子領域の中心線から前記第２の第２導電型ウェルの方向にずれて形成されていることを特徴とする付記８〜１０のうち、いずれか一項記載の半導体記憶装置。
【０１０３】
（付記１２）
前記帯状の第１の素子領域は、前記第３のビアプラグがコンタクトする領域において、前記基板表面上、前記第１の第２導電型ウェルから離間する方向に第１の突出部を有し、前記帯状の第２の素子領域には、前記第４のビアプラグがコンタクトする領域において、前記基板表面上、前記第２の第２導電型ウェルから離間する方向に第２の突出部を有することを特徴とする付記１１記載の半導体記憶装置。
【図面の簡単な説明】
【０１０４】
【図１】ＳＲＡＭの等価回路図を示す図である。
【図２】（Ａ），（Ｂ）は、本発明の関連技術によるＳＲＡＭの構成を示す平面図および断面図である。
【図３】本発明の課題を説明する図である。
【図４】（Ａ），（Ｂ）は本発明の課題を説明する別の図である。
【図５Ａ】本発明の課題を説明する別の図である。
【図５Ｂ】本発明の課題を説明する別の図である。
【図５Ｃ】本発明の課題を説明する別の図である。
【図６】本発明の課題を説明する別の図である。
【図７】（Ａ），（Ｂ）は、本発明の第１の実施形態によるＳＲＡＭの構成を示す平面図および断面図である。
【図８】図７（Ａ），（Ｂ）のＳＲＡＭの構成を詳細に示す断面図である。
【図９Ａ】図８のＳＲＡＭの製造工程を示す図（その１）である。
【図９Ｂ】図８のＳＲＡＭの製造工程を示す図（その２）である。
【図９Ｃ】図８のＳＲＡＭの製造工程を示す図（その３）である。
【図９Ｄ】図８のＳＲＡＭの製造工程を示す図（その４）である。
【図９Ｅ】図８のＳＲＡＭの製造工程を示す図（その５）である。
【図９Ｆ】図８のＳＲＡＭの製造工程を示す図（その６）である。
【図９Ｇ】図８のＳＲＡＭの製造工程を示す図（その７）である。
【図９Ｈ】図８のＳＲＡＭの製造工程を示す図（その８）である。
【図９Ｉ】図８のＳＲＡＭの製造工程を示す図（その９）である。
【図１０】本発明の課題を説明する図である。
【図１１】本発明の第２の実施形態によるＳＲＡＭの構成を示す図である。
【図１２】本発明の第２の実施形態によるＳＲＡＭの構成を示す図である。
【図１３Ａ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その１）である。
【図１３Ｂ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その２）である。
【図１３Ｃ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その３）である。
【図１３Ｄ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その４）である。
【図１４】本発明の第３の実施形態によるＳＲＡＭの構成を示す図である。
【符号の説明】
【０１０５】
１，２ ＭＯＳトランジスタ
１１，２１ シリコン基板
１１Ａ1，１１Ａ2，１１Ｂ，１１Ｃ，２１Ａ1，２１Ａ2，２１Ｂ，２１Ｃ 素子領域
１１Ｉ，２１Ｉ 素子分離領域
１１Ｎ ｎ型ウェル
１１Ｐ ｐ型ウェル
１１ａ，１１ｃ ソースエクステンション領域
１１ｂ，１１ｄ ドレインエクステンション領域
１１ｅ ソース領域
１１ｆ ドレイン領域
１２Ａ，１２Ｃ ゲート絶縁膜
１３Ａ〜３Ｃ，２３Ａ〜２３Ｄ ポリシリコンパターン
１４Ａ〜１４Ｃ，１４ｅ，１４ｆ，２４ａ，２４ｄ，２４ｅ，２４ｆ，２４Ａ〜２４Ｃ シリサイド層
１５，２５ 層間絶縁膜
１５Ａ，１５Ｂ，２５Ａ，２５Ｂ，２５Ｅ，２５Ｆ ビアプラグ
２１ｂ'，２１ｄ' イオン注入領域
Ｇ１〜Ｇ７ ゲート電極
ＶDD，ＶSS 電源コンタクト
Ｖ1〜Ｖ6 ビアコンタクト
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にスタティックランダムアクセスメモリを含む半導体記憶装置に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（以下ＳＲＡＭと記す）は、ワード線により選択されるトランスファトランジスタと、かかるトランスファトランジスタを介してビット線に接続される、フリップフロップ接続された二つのＣＭＯＳインバータとよりなる高速半導体記憶素子であり、高速論理回路素子においてＣＭＯＳ回路など高速論理素子と共に広く使われている。
【０００３】
図１は、典型的なＳＲＡＭ１０の等価回路図を示す。
【０００４】
図１を参照するに、前記ＳＲＡＭ１０は第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、第２のロードトランジスタＬＴ２と第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含み、前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードＮ１は、ワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２を介して第１のビットライン／ＢＬに接続される。
【０００５】
かかる構成のＳＲＡＭでは、特にドライバトランジスタＤＴ１，ＤＴ２を駆動するロードトランジスタＬＴ１，ＬＴ２の電流駆動能力が、ＳＲＡＭの高速動作において非常に重要である。
【特許文献１】特開２００６−４１０３５号公報
【特許文献２】特開平７−１３１００３号公報
【特許文献３】特開平７−１６９８５８号公報
【特許文献４】特開２００２−３２９７９８号公報
【特許文献５】特開２００２−１９０５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２（Ａ）は、このような等価回路に対応する本発明の関連技術によるＳＲＡＭレイアウトを示す。また図２（Ｂ）は図２（Ａ）中、線Ａ−Ａ'に沿った断面図を示す。
【０００７】
図２（Ａ），（Ｂ）を参照するに、シリコン基板１１の表面にはｎ型ウェル１１Ｎとｐ型ウェル１１Ｐがイオン注入により形成されており、前記ｎ型ウェル１１Ｎ中には素子分離領域１１Ｉによりｎ型素子領域１１Ａ1，１１Ａ2が、対称な関係で形成されている。また前記ｐ型ウェル１１Ｐ中には前記素子分離領域１１Ｉにより、ｐ型素子領１１Ｂ，１１Ｃが形成されている。
【０００８】
前記ｎ型素子領域１１Ａ1，１１Ａ2には図１のｐチャネルＭＯＳトランジスタよりなるロードトランジスタＬＴ１とＬＴ２がそれぞれ形成され、前記ロードトランジスタＬＴ１は、前記素子領域１１Ａ1を横断するｐ型ポリシリコンゲート電極Ｇ1を、前記ロートトランジスタＬＴ２は、前記素子領域１１Ａ2を横断するｐ型ポリシリコンゲート電極Ｇ2を有する。
【０００９】
前記ｎ型素子領域１１Ａ1のうち、前記ゲート電極Ｇ1の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ2を前記素子領域１１Ａ1に接続するビアプラグＶ2が形成されている。
【００１０】
同様に前記ｎ型素子領域１１Ａ2のうち、前記ゲート電極Ｇ２の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ1を前記素子領域１１Ａ2に接続するビアプラグＶ4が形成されている。
【００１１】
さらに前記ｎ型ウェル１１Ｎの左側のｐ型ウェル１１Ｐでは、前記素子分離領域１１Ｉが前記ｐ型素子領域１１Ｂを画成しており、前記ｐ型素子領域１１Ｂのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ3を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ１として、また前記ｐ型素子領域１１Ｂのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ4を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ1として形成されている。
【００１２】
同様に前記ｎ型ウェル１１Ｎの右側のｐ型ウェル１１Ｐでは、前記素子分離領域１１Ｉが前記ｐ型素子領域１１Ｃを画成しており、前記ｐ型素子領域１１Ｃのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ５を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ２として、また前記ｐ型素子領域１１Ｃのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ６を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ２として形成されている。
【００１３】
前記素子領域１１Ｂのうち、前記ゲート電極Ｇ3とＧ4の間にはビアコンタクトＶ1が形成され、前記ビアコンタクトＶ1は前記ビアコンタクトＶ2に、局所配線パターン（図示せず）により接続されている。同様に前記素子領域１１Ｃのうち、前記ゲート電極Ｇ5とＧ6の間にはビアコンタクトＶ3が形成され、前記ビアコンタクトＶ3は前記ビアコンタクトＶ4に、局所配線パターン（図示せず）により接続されている。ここで前記ビアコンタクトＶ1およびＶ2は図１のノードＮ1を構成し、ビアコンタクトＶ3およびＶ4はノードＮ2を構成する。
【００１４】
さらに前記ｐ型素子領域１１Ｂ中、前記ゲート電極Ｇ3に対して前記ビアコンタクトＶ1の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G4に対して前記ビアコンタクトＶ1の反対側には、ビットラインＢＬに接続されるビアコンタクトＶ5が形成されている。同様に、前記ｐ型素子領域１１Ｃ中、前記ゲート電極Ｇ5に対して前記ビアコンタクトＶ3の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G6に対して前記ビアコンタクトＶ3の反対側には、ビットライン／ＢＬに接続されるビアコンタクトＶ6が形成されている。
【００１５】
さらに図２のレイアウトでは、前記ｎ型素子領域１１Ａ1を横切って、別のメモリセルのゲート電極Ｇ7が形成されている。
【００１６】
ところで、このような構成のＳＲＡＭの単ビット不良部のロードトランジスタについてその特性を解析したところ、図３に示す興味深い結果が得られた。
【００１７】
図３を参照するに、横軸はゲート電圧、縦軸はドレイン電流を示すが、符号２で示した実験では大きなドレイン電流が得られているのに対し、符号１で示した実験では、同じゲート電圧に対して得られるドレイン電流が減少しているのがわかる。
【００１８】
ここで前記符号１の実験は、図４（Ａ）に示すようにロードトランジスタを構成するｐチャネルＭＯＳトランジスタのソース側に電源電圧ＶDDを印加しドレイン側を接地した場合を、また前記符号２の実験は図４（B）に示すように同じｐチャネルMOSトランジスタのドレイン側に電源電圧ＶDDを印加しソース側を接地した場合を示しているが、図３の実験（１）でドレイン電流が小さく、実験（２）でドレイン電流が大きく事実は、図４（Ａ），（Ｂ）に示すようにロードトランジスタのソース側に抵抗Ｒが入っていることを示している。すなわち、図４（Ａ）の場合には電源電圧が印加されるソース側に抵抗Ｒが入っているために実効的にソース−ゲート間に印加される電圧ＶGSの大きさが減少してしまい、トランジスタが十分にオンしないのに対し、図４（Ｂ）の場合にはソース側にこのような抵抗が入っていないため、ソース−ゲート間電圧に抵抗Ｒによる電圧降下の効果が生じない。
【００１９】
図１の等価回路図では、かかる抵抗Ｒは、図中破線で囲んだ部分に生じるものと考えられる。
【００２０】
図５Ａは、図２のＳＲＡＭ中、破線で囲んだ部分の平面図を、図５Ｂは図５Ａ中、線Ａ−Ａ'に沿った断面図を、さらに図５Ｃは図５Ａ中、線Ｂ−Ｂ'に沿った断面図を示す。さらに図６は、図５Ｂ中、破線で囲んだ部分を拡大して示す図である。
【００２１】
図５Ａを参照するに、前記シリコン基板１１上に素子分離領域１１Ｉにより画成されたｎ型素子領域１１Ａ1が形成され、これを横切ってゲート電極Ｇ１およびＧ７が延在し、その間に電源コンタクトＶDDが形成されているのがわかる。またゲート電極Ｇ2と前記ｎ型チャネル領域１１Ａ1を接続して、ビアコンタクトＶ2が形成されている。
【００２２】
図５Bの断面図に示すようにゲート電極Ｇ1，Ｇ2，Ｇ7は、それぞれｎ型にドープされたポリシリコンパターン１３Ａ，１３Ｂ，１３Ｃよりなり、各々両側に、典型的にはシリコン酸化膜よりなる側壁絶縁膜ＳＷを担持している。
【００２３】
図５Ｂの断面では前記ポリシリコンパタ―ン１３Ａおよび１３Ｃは、前記ｎ型素子領域１１Ａ1上にゲート絶縁膜１２Ａおよび１２Ｃを介して形成されているのに対し、前記ポリシリコンパターン１３Ｂは前記素子分離絶縁膜１１Ｉ上に形成されている。
【００２４】
前記素子領域１１Ａ1中、前記ゲート電極パターン１３Ａの一方の側にはｐ型ソースエクステンション拡散領域１１ａが、他方の側にはｐ型ドレインエクステンション拡散領域１１ｂが形成され、同様に前記素子領域１１Ａ1中、前記ゲート電極パターン１３Ｃの一方の側にはｐ型拡散ドレインエクステンション領域１１ｃが、他方の側にはｐ型ソースエクステンション領域１１ｄが形成される。
【００２５】
さらに前記ｎ型素子領域１１Ａ1中、前記ゲート電極パターン１３Ａと１３Ｃの間には、それぞれの側壁絶縁膜ＳＷの外側に、ｐ+型拡散領域１１ｅが、前記ゲート電極Ｇ1およびＧ7を有するそれぞれのロードトランジスタのソース領域として形成されている。
【００２６】
また前記ｎ型素子領域１１Ａ1中、前記ゲート電極パターン１３Ａに対し前記ソース領域１１ｅの反対側には、前記側壁絶縁膜ＳＷと素子分離絶縁膜１１Ｉとの間に、同様なｐ+型拡散領域よりなるドレイン領域１１ｆが形成されている。
【００２７】
前記ポリシリコンゲート電極パターン１３Ａ〜１３Ｃの表面にはシリサイド層１４Ａ〜１４Ｃがそれぞれ形成されており、また前記ソース領域１１ｅおよびドレイン領域１１ｆの表面にはシリサイド層１４ｅおよび１４ｆが形成されている。
【００２８】
さらに前記ポリシリコンゲート電極パターン１３Ａ〜１３Ｃは、前記シリサイド層１４Ａ〜１４Ｃおよび側壁絶縁膜ＳＷを含めて、前記シリコン基板１１上に形成された層間絶縁膜１５により覆われ、前記ソース領域１１ｅには前記ビアコンタクトＶDDを構成するビアプラグ１５Ａが、前記シリサイド層１４ｅを介してコンタクトする。また前記ドレイン領域１１ｆには前記ビアコンタクトＶ2を構成するビアプラグ１５Ｂが、前記シリサイド層１４ｆを介してコンタクトする。その際、前記ポリシリコンゲート電極１３Ｂ両側の側壁絶縁膜ＳＷのうち前記ポリシリコンゲート電極パターン１３Ａの側の側壁絶縁膜は除去されており、このため前記ビアプラグ１５Ｂは前記ポリシリコンゲート電極パターン１４Ｂを前記ドレイン領域１１ｆに電気的に接続する機能を果たす。
【００２９】
さらに図５Ｃを参照するに、本発明が対象とするＳＲＡＭは非常に微細化されており、このため図５Ａの断面Ｂ−Ｂ'で見た場合、前記ビアプラグ１５Ａの径が素子領域１１Ａ1の幅よりも大きくなっていることに注意すべきである。
【００３０】
さて、前記ビアプラグ１５Ａ，１５Ｂが正規の位置に形成されている場合には、図５Ａ，図５Ｂ中に破線で示すようにビアプラグ１５Ａ，１５Ｂはそれぞれ前記ソース領域１１ｅ，１１ｆと、前記シリサイド層１４ｅ，１４ｆを介して電気的にコンタクトし、その結果、ソース電流はビアプラグ１５Ａからソース領域１１ｅへと前記シリサイド層１１ｅを介して効率的に注入されるが、図１５Ｂ中実線で示すようにビアプラグ１５Ａ，１５Ｂがポリシリコンゲート電極パターン１３Ａの側に位置ずれを生じた場合には、図５Ｂ中、破線で示す小さな円で囲んで示すように、ビアプラグ１５Ａがｐ-型拡散領域１１ａと直接に接する状態が生じる恐れがある。
【００３１】
図６は、前記図５ｂ中、前記ビアプラグ１５Ａ近傍を拡大して示す図である。
【００３２】
図６を参照するに、前記ビアプラグ１５Ａはその先端部がｐ-型拡散領域１１ａ中に侵入しており、その結果、図６中、破線で囲んだ部分において前記ｐ+型ソース領域１１ｅからｐ型ソースエクステンション領域１１ａ、およびポリシリコンゲート電極パターン１３Ａ直下のチャネル領域へのキャリアの経路が圧迫されているのがわかる。前記ビアプラグ１５Ａは一般にＷなどの金属よりなるが、表面がＴａやＴｉなどの金属、あるいはＴｉＮなどの導電性化合物により覆われており、ビアプラグ１５Ａの界面から前記ｐ-型ソース領域１１ａ内部に延在する空乏層が、前記キャリア経路をさらに圧迫する。これが、前記図３および図４（Ａ），（Ｂ）で説明したソース抵抗の原因と考えられる。
【００３３】
このようなソース抵抗がＳＲＡＭを構成するロードトランジスタの一方に、例えば前記図１中、破線で示した位置に発生すると、ＳＲＡＭの動作が不安定になり、不良を引き起こす。
【００３４】
このようなビアプラグ１５Ａの位置ずれの問題は、前記側壁絶縁膜ＳＷを、前記ビアプラグ１５Ａに対応したビアホールの形成に使われるドライエッチングに対して耐性を有する材料で形成する、いわゆる自己整合コンタクトの技術を使えば回避できると考えられるかも知れないが、図２のレイアウトを有するＳＲＡＭの場合には、図５Ｂに示すようにポリシリコンゲート電極Ｇ2の一方の側壁絶縁膜を除去する必要があるので、側壁絶縁膜ＳＷを、エッチング耐性を有する材料により構成するのは困難である。
【課題を解決するための手段】
【００３５】
一の側面によれば本発明は、半導体基板と、前記半導体基板上、第１のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる、第１のＣＭＯＳインバータと、前記半導体基板上、第２のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する、第２のＣＭＯＳインバータと、前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、よりなる半導体記憶装置であって、前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、前記半導体基板中、前記ポリシリコンゲート電極の第１の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ソース領域と、前記半導体基板中、前記第１の側とは反対の第２の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ドレインエクステンション領域と、前記半導体基板中、前記第２の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第２導電型ドレイン領域と、よりなり、前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置を提供する。
【００３６】
他の側面によれば本発明は、半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、よりなる半導体記憶装置の製造方法であって、前記半導体基板上、前記素子分離領域により画成された第１導電型の素子領域上にゲート絶縁膜を介して、前記第１のＭＯＳトランジスタのゲート電極となる第１のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第２のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、前記素子領域中、前記第１のポリシリコンパターンの第１の側、および前記第２のポリシリコンパターンに、第２導電型の不純物元素を導入し、前記素子領域のうち、前記第１のポリシリコンパターンの前記第１の側に第２導電型のソース領域を形成すると共に、前記第２のポリシリコンパターンをドープする工程と、前記素子領域中、前記第１のポリシリコンパターンの前記第１の側、および反対側の第２の側、さらに前記第２のポリシリコンパターンに、前記第２導電型の不純物元素を導入し、前記素子領域中、前記第１のポリシリコンパターンの前記第２の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、前記第1および第２のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、前記素子領域中に、また前記第２のポリシリコンパターンにも、前記第２導電型の不純物元素を前記１のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第１のポリシリコンパターンの前記第１および第２の側の、前記側壁絶縁膜よりも外側の部分に前記第２導電型のドレイン領域を形成すると共に、前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、を含むことを特徴とする半導体記憶装置の製造方法を提供する。
【００３７】
さらに他の側面によれば本発明は、半導体基板と、前記半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、よりなる半導体記憶装置であって、前記第１のＭＯＳトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第１の素子領域中に形成され、前記第１の素子領域を横断する第１のポリシリコンパターンよりなるゲート電極を有し、前記第３のＭＯＳトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第２の素子領域中に形成され、前記第２の素子領域を横断する第２のポリシリコンパターンよりなるゲート電極を有し、前記第１のポリシリコンパターンは、前記第２の素子領域の第１の端部に、第１のビアプラグにより接続されており、前記第２のポリシリコンパターンは、前記第１の素子領域の第１の端部に、第２のビアプラグにより接続されており、前記第１の素子領域のうち、前記第１のポリシリコンパターンに対し前記第１のビアプラグと反対の側には、電源コンタクトを構成する第３のビアプラグがコンタクトしており、前記第２の素子領域のうち、前記第２のポリシリコンパターンに対し前記第２のビアプラグと反対の側には、電源コンタクトを構成する第４のビアプラグがコンタクトしており、前記第３のビアプラグは、前記第１の素子領域の幅よりも大きな径を有し、前記第４のビアプラグは、前記第２の素子領域の幅よりも大きな径を有し、前記第３のビアプラグは、前記第１の素子領域の中心線からずれて形成されており、前記第４のビアプラグは、前記第２の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００３８】
本発明によれば、ＳＲＡＭを構成するロードトランジスタにおいて電源コンタクトに位置ずれが生じても、ソース抵抗の増大が回避され、不良の発生を回避することができる。
【発明を実施するための最良の形態】
【００３９】
［第1の実施形態］
図７（Ａ）は、本発明の第1の実施形態よるＳＲＡＭ２０のレイアウトを示す。また図７（Ｂ）は図７（Ａ）中、線Ａ−Ａ'に沿った断面図を示す。
【００４０】
図７（Ａ），（Ｂ）を参照するに、前記ＳＲＡＭ２０はシリコン基板２１上に形成され、図１に示したのと同じ等価回路を構成する。
【００４１】
より具体的には、前記シリコン基板２１の表面にはｎ型ウェル２１Ｎとｐ型ウェル２１Ｐがイオン注入により形成されており、前記ｎ型ウェル２１Ｎ中には素子分離領域２１Ｉによりｎ型素子領域２１Ａ1，２１Ａ2が、点対称な関係で形成されている。また前記ｐ型ウェル２１Ｐ中には前記素子分離領域２１Ｉにより、ｐ型素子領域２１Ｂ，２１Ｃが形成されている。
【００４２】
前記ｎ型素子領域２１Ａ1，２１Ａ2には図１のｐチャネルＭＯＳトランジスタよりなるロードトランジスタＬＴ１とＬＴ２がそれぞれ形成され、前記ロードトランジスタＬＴ１は、前記素子領域２１Ａ1を横断するｐ型ポリシリコンゲート電極Ｇ1を、前記ロートトランジスタＬＴ２は、前記素子領域２１Ａ2を横断するｐ型ポリシリコンゲート電極Ｇ2を有する。
【００４３】
前記ｎ型素子領域２１Ａ1のうち、前記ゲート電極Ｇ1の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ2を前記素子領域２１Ａ1に接続するビアプラグＶ2が形成されている。
【００４４】
同様に前記ｎ型素子領域２１Ａ2のうち、前記ゲート電極Ｇ２の一方には電源コンタクトＶDDが形成され、他方には、前記ポリシリコンゲート電極Ｇ1を前記素子領域２１Ａ2に接続するビアプラグＶ4が形成されている。
【００４５】
さらに前記ｎ型ウェル２１Ｎの左側のｐ型ウェル２１Ｐでは、前記素子分離領域２１Ｉが前記ｐ型素子領域２１Ｂを画成しており、前記ｐ型素子領域２１Ｂのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ3を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ１として、また前記ｐ型素子領域２１Ｂのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ4を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ1として形成されている。
【００４６】
同様に前記ｎ型ウェル２１Ｎの右側のｐ型ウェル２１Ｐでは、前記素子分離領域２１Ｉがｐ型素子領域２１Ｃを画成しており、前記ｐ型素子領域２１Ｃのうち幅広部分には、ｎ型ポリシリコンゲート電極Ｇ５を有するｎチャネルＭＯＳトランジスタが、前記ドライバトランジスタＤＴ２として、また前記ｐ型素子領域２１Ｃのうち幅狭部分にはｎ型ポリシリコンゲート電極Ｇ６を有するｎチャネルＭＯＳトランジスタが、前記トランスファトランジスタＴＦ２として形成されている。
【００４７】
前記素子領域２１Ｂのうち、前記ゲート電極Ｇ3とＧ4の間にはビアコンタクトＶ1が形成され、前記ビアコンタクトＶ1は前記ビアコンタクトＶ2に、局所配線パターン（図示せず）により接続されている。同様に前記素子領域２１Ｃのうち、前記ゲート電極Ｇ5とＧ6の間にはビアコンタクトＶ3が形成され、前記ビアコンタクトＶ3は前記ビアコンタクトＶ4に、局所配線パターン（図示せず）により接続されている。ここで前記ビアコンタクトＶ1およびＶ2は図１のノードＮ1を構成し、ビアコンタクトＶ3およびＶ4はノードＮ2を構成する。
【００４８】
さらに前記ｐ型素子領域２１Ｂ中、前記ゲート電極Ｇ3に対して前記ビアコンタクトＶ2の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G4に対して前記ビアコンタクトＶ1の反対側には、ビットラインＢＬに接続されるビアコンタクトＶ5が形成されている。同様に前記ｐ型素子領域２１Ｃ中、前記ゲート電極Ｇ5に対して前記ビアコンタクトＶ3の反対側には接地コンタクトＶSSが形成され、また前記ゲート電極G6に対して前記ビアコンタクトＶ3の反対側には、ビットライン／ＢＬに接続されるビアコンタクトＶ6が形成されている。
【００４９】
さらに図７（Ａ）のレイアウトでは、前記ｎ型素子領域２１Ａ1を横切って、別のメモリセルのゲート電極Ｇ7が形成されており、さらに同じシリコン基板２１上の別の部分において、素子分離構造２１Ｉ上にポリシリコンパターンよりなる抵抗素子Ｒが形成されている。前記抵抗素子Ｒには、ビアコンタクトＶR1，ＶR2が形成されているのがわかる。
【００５０】
図８は図７中、線Ｂ−Ｂ'に沿った断面図を示す。
【００５１】
図８を参照するに、ゲート電極Ｇ1，Ｇ2，Ｇ7は、それぞれｎ型にドープされたポリシリコンパターン２３Ａ，２３Ｂ，２３Ｃよりなり、各々両側に、典型的にはシリコン酸化膜よりなる側壁絶縁膜ＳＷを担持している。
【００５２】
図８の断面では前記ポリシリコンパタ―ン２３Ａおよび２３Ｃは、前記ｎ型素子領域２１Ａ1上にゲート絶縁膜２２Ａおよび２２Ｃを介して形成されているのに対し、前記ポリシリコンパターン２３Ｂは前記素子分離絶縁膜２１Ｉ上に形成されている。
【００５３】
さて、本実施形態によるＳＲＡＭ２０では、前記素子領域２１Ａ1中、前記ゲート電極パターン２３Ａの一方の側にはｐ+型拡散領域２１ａがソース領域として形成され、他方の側にはｐ型拡散領域２１ｂが、ドレインエクステンション領域として形成される。同様に前記素子領域２１Ａ1中、前記ゲート電極パターン１３Ｃの一方の側にはｐ型拡散領域２１ｃがドレインエクステンション領域として形成され、他方の側には前記ｐ+型拡散領域２１ａが、ソース領域として、共通に形成される。
【００５４】
さらに前記ｎ型素子領域２１Ａ1中、前記ゲート電極パターン２３Ａに対し前記ソース領域２１ａの反対側には、前記側壁絶縁膜ＳＷと素子分離絶縁膜２１Ｉとの間にｐ+型拡散領域よりなるドレイン領域２１ｄが形成されている。
【００５５】
前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｃの表面にはシリサイド層２４Ａ〜２４Ｃがそれぞれ形成されており、また前記ソース領域２１ａおよびドレイン領域２１ｄの表面にはシリサイド層２４ａおよび２４ｄが形成されている。
【００５６】
前記シリコン基板２１上には、前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｃを、前記シリサイド層２４Ａ〜２４Ｃおよび側壁絶縁膜ＳＷをも含めて覆うように層間絶縁膜２５が形成されており、前記層間絶縁膜２５中には前記ソース領域２１ａに対応して、前記ビアコンタクトＶDDを構成するビアプラグ２５Ａが、前記シリサイド層２４ａを介してコンタクトするように形成されている。同様に、前記層間絶縁膜２５には、前記ドレイン領域２１ｄに対応して、前記ビアコンタクトＶ2を構成するビアプラグ２５Ｂが、前記シリサイド層２４ｄを介してコンタクトするように形成されている。前記ポリシリコンゲート電極２３Ｂ両側の側壁絶縁膜ＳＷのうち前記ポリシリコンゲート電極パターン２３Ａの側の側壁絶縁膜は除去されており、このため前記ビアプラグ２５Ｂは前記ポリシリコンゲート電極パターン２３Ｂを前記ドレイン領域２１ｄに電気的に接続する機能を果たす。
【００５７】
さらに図８のＳＲＡＭ２０では、同じシリコン基板２１上、他の部分に形成された素子分離領域２１Ｉ上に、ポリシリコンパターン２３Ｄが、前記ポリシリコン抵抗素子Ｒとして形成されており、前記層間絶縁膜２５中には前記ポリシリコンパターン２３Ｄとコンタクトするビアプラグ２５Ｅ，２５Ｆが、それぞれシリサイド層２４ｅおよび２４ｆを介して形成されている。なお前記ポリシリコンパターン２３Ｄは前記ポリシリコンゲートパタ―ン２３Ａ〜２３Ｃと同時に形成され、同様に側壁絶縁膜ＳＷを形成されている。また図示の例では、前記ポリシリコンパターン２３Ｄ上には、前記シリサイド層２４ｅおよび２４ｆを形成する際にマスクとなる誘電体パターン２５ｄが残っている。
【００５８】
本実施形態では、前記抵抗素子Ｒを構成するポリシリコンパターン２３Ｄを、前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｃと同時に、同一のポリシリコン膜のパターニングにより形成しており、このため前記ポリシリコンパターン２３Ｄは、前記ポリシリコンゲート電極パターン２３Ａ〜２３Ｄの各々と同一の膜厚、従って高さを有し、また同一の不純物元素により、同一の濃度にドープされている。
【００５９】
以下、図８のＳＲＡＭ２０の製造工程を、図９（Ａ）〜１３（Ｇ）を参照しながら説明する。
【００６０】
図９Ａを参照するに、シリコン基板２１上にはポリシリコンパターン２３Ａ〜２３Ｄがポリシリコン膜（図示せず）のパターニングにより、前記ポリシリコンパターン２３Ａおよび２３Ｃは素子領域２１Ａ1中にそれぞれゲート絶縁膜２２Ａおよび２２Ｃを介して、また前記ポリシリコンパターン２３Ｂおよび２３Ｄは前記素子領域２１Ａ1を画成する素子分離絶縁膜２１Ｉ上に形成される。なお以下の説明では、前記抵抗素子Ｒとなるポリシリコンパターン２３Ｄは、前記ポリシリコンパターン２３Ｂを担持する素子分離絶縁膜２１Ｉ上に担持されている構成について説明するが、本実施形態はかかる特定の構成に限定されるものではない。
【００６１】
次いで図９Ｂの工程において、前記素子領域２１Ａ1が、前記ポリシリコンパターン２３Ａとポリシリコンパターン２３Ｂの間の部分を除いて、レジストパターンＲにより覆われ、前記素子領域２１Ａ1のうち、前記レジストパターンＲにより覆われていない部分にＢ+が、８ｋｅＶの加速電圧下、４．０×１０15ｃｍ-2のドーズ量でイオン注入される。その結果、前記素子領域２１Ａ1中、前記ポリシリコンパターン２３Ａと２３Ｃの間に、前記ｐ+型拡散領域２１ａが形成される。また同時に前記図９Ｂの工程では、前記ポリシリコンパターン２１Ａ〜２１Ｃおよび前記素子分離絶縁膜２１Ｉ上のポリシリコンパターン２３Ｄが、Ｂにより、ｐ+型にドープされる。
【００６２】
次いで図９Ｃの工程において前記レジストパターンＲは除去され、前記素子領域２１Ａ1に、前記ポリシリコンパターン２３Ａ，２３ＣをマスクにＢ+がイオン注入され、前記素子領域２１Ａ1のうち、前記ポリシリコンパターン２３Ａおよび２３Ｃの、それぞれ前記ソース領域２１ａとは反対の側に、ｐ型ドレインエクステンション領域２１ｂ，２１ｃが形成される。また同時に、前記ソース領域２１ａの表面部分に同様な注入領域２１ｂ'が、重畳して形成される。
【００６３】
さらに図７Ｃのイオン注入工程では、前記ポリシリコンパターン２３Ａ〜２３Ｃおよび２３Ｄにも、同じＢのイオン注入が、同じ条件でなされる。
【００６４】
次に図９Ｄの工程において前記図９Ｄの構造上に絶縁膜（図示せず）をＣＶＤ法により堆積し、これを基板面に略垂直方向に作用する異方性エッチングによりエッチバックすることにより、前記ポリシリコンパターン２３Ａ〜２３Ｄのそれぞれの側壁面に側壁絶縁膜ＳＷが形成され、次に図９Ｅの工程において、前記素子領域２１Ａ1にＢ+を、前記ポリシリコンパターン２１Ａおよび２３Ｃおよびそれぞれの側壁絶縁膜ＳＷをマスクにイオン注入することにより、前記ｐ+型ドレイン領域２１ｄが、前記ポリシリコンパターン２３Ａとポリシリコンパターン２３Ｂを担持する素子分離絶縁膜２１Ｉの間において前記ポリシリコンパターン２３Ａの側壁絶縁膜ＳＷの外側の部分に形成される。また前記ｐ+型ソース領域２１ａの内部にも、同様なＢのイオン注入がなされ、前記ｐ+型ソース領域２１ａに重畳して、ｐ+型注入領域２１ｄ'が形成される。
【００６５】
また前記図９Ｅの工程では、前記ポリシリコンパターン２３Ａ〜２３ＤにもＢのイオン注入が同じ条件でなされる。
【００６６】
次に図９Ｆの工程において前記図９Ｅの構造の露出シリコン面に、サリサイド法によりシリサイド層が形成され、その結果、前記ポリシリコンパターン２３Ａ〜２３Ｃ上にはシリサイド層２４Ａ〜２４Ｃが、またソース領域２１ａ、ドレイン領域２１ｄ上にはシリサイド層２４ａ，２４ｄが、それぞれ形成される。また抵抗素子Ｒとなるポリシリコンパターン２３Ｄでは、誘電体パターン２５ｄにより二つのシリサイド形成領域が、互いに離間して画成され、かかるシリサイド形成領域にはシリサイド層２４ｅおよび２４ｆが、それぞれ形成される。
【００６７】
次に図９Ｇの工程において、前記ポリシリコンパターン２３Ｂの一方の側壁絶縁膜ＳＷが除去され、さらに図９Ｈの工程において前記図９Ｇの構造上に層間絶縁膜２５が、前記ポリシリコンパターン２３Ａ〜２３Ｄを、それぞれの側壁絶縁膜ＳＷおよびシリサイド層２４Ａ〜２３Ｃ、２４ｅおよび２４ｆを覆うように形成される。
【００６８】
さらに図９Ｈの工程では前記層間絶縁膜２５中に前記シリサイド層２４ａ，２４ｄを露出するようにビアホールが形成され、かかるビアホールをそれぞれビアプラグ２５Ａおよび２５Ｂで充填することにより、先に図１で説明した等価回路図に対応したＳＲＡＭ２０が得られる。
【００６９】
また図９Ｈの工程では同時に前記層間絶縁膜２５中に前記ポリシリコンパターン２３Ｄのシリサイド層２４ｅ，２４ｆを露出するビアホールが形成され、かかるビアホールをビアプラグ２５Ｄおよび２５Ｅで充填することにより、前記ポリシリコンパターン２３Ｄよりなる抵抗素子Ｒが同時に形成される。
【００７０】
図９Ｈは、前記ビアプラグ２５Ａ，２５Ｂに位置ずれが無い場合を示しているが、図９Ｉに示すようにビアプラグ２５Ａ，２５Ｂが、それぞれポリシリコンパターン２３Ａ，２３Ｂ側にずれた場合でも、前記ビアプラグ２５Ａは高濃度拡散領域２１ａにコンタクトするため、前記ポリシリコンパターン２３Ａをゲート電極とするロードトランジスタにおいてソース抵抗の増大が生じることはなく、先に図３で説明したトランジスタ特性の変化の問題が生じることはない。
【００７１】
また本実施形態では、かかる高濃度拡散領域２１ａの形成をポリシリコン抵抗素子の形成と同時に行っているため、製造工程が増加したり製造費用が増大したりする問題が生じることはない。
［第２の実施形態］
ところで、図５Ｂで説明したような、ピアプラグ１５Ａの位置ずれに起因するロードトランジスタの特性変化の問題は、このように微細化されたＳＲＡＭでは図５Ｃで説明したように素子領域１１Ａ1の幅がビアプラグの径よりも縮小されていて、位置合わせに余裕のないところから発生しているものであり、従って、例えば図１０に示すように素子領域１１Ａ1あるいは１１Ａ2の幅を、前記ビアコンタクトＶDDの周辺で拡張することにより、上記の課題は解決できるとも考えられるであろう。ただし図１０は前記図２のレイアウトのうち、素子領域１１Ａ1および１１Ａ2を含むｎ型ウェル部分を抜き出して示す図である。
【００７２】
しかし、かかる構成は、図１０に示すようにｎ型素子領域１１Ａ1が隣接するｐ型ウェルに近接し、特にコンタクトＶＤＤには電源電圧が印加されることを勘案すると、耐圧が劣化し、ＳＲＡＭが誤動作する恐れがあるため、採用できない。
【００７３】
これに対し図１１は、本発明の第２の実施形態によるＳＲＡＭのレイアウトを示す図である。ただし図１１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７４】
図１１を参照するに、本実施形態では、前記図１０のレイアウトのようビアコンタクトＶDDに対応して素子領域１１Ａ1，１１Ａ2の幅を増大させることはせず、ビアコンタクトＶＤＤの一を一方にずらしている。
【００７５】
かかる構成では、仮りに前記ビアコンタクトＶＤＤの位置がずれてゲート電極Ｇ1あるいはＧ2に近接し、ビアコンタクトＶDDからロードトランジスタのチャネルに流れるキャリア流が図１１中に×で示すようにブロックされても、キャリアはブロックされていない迂回路を通って流れることができ、ソース抵抗の増大によるトランジスタ特性の劣化の問題を回避することができる。またｎ型素子領域１１Ａ1が隣接のｐ型ウェルに近接することがなく、耐圧低下の問題も生じない。なお図１１中、白で示した素子領域１１Ａ1，１１Ａ2の露出部分は、実際にはシリサイド膜により覆われている。
【００７６】
図１２は、前記図１１の素子領域１１Ａ1の平面図を示す。
【００７７】
図１２を参照するに、前記素子領域１１Ａ1を横切って、前記ゲート電極Ｇ７に対応するポリシリコンパターン１３Ｃと、前記ゲート電極Ｇ１に対応するポリシリコンパターン１３Ａと、前記ゲート電極Ｇ２に対応するポリシリコンパターン１３Ｂとが、それぞれ側壁絶縁膜ＳＷを担持して形成されており、前記ポリシリコンパターン１３Ａと１３Ｃの間には、相対向する側壁絶縁膜ＳＷの間に前記ビアコンタクトＶＤＤを構成するビアプラグ１５Ａが形成されている。また前記ポリシリコンパターン１３Ｂのうち、前記ポリシリコンパターン１４Ａに面する側では側壁絶縁膜ＳＷが局所的に除去され、前記ビアコンタクトＶ２を構成するビアプラグ１５Ｂが、前記ポリシリコンパターン１３Ｂを前記素子領域１１Ａ1に接続している。
【００７８】
図１２においても、前記素子領域１１Ａ1のうち、白で示す露出部分は、ＣｏＳｉ2やＮｉＳｉなどのシリサイド膜により覆われている。
【００７９】
図１３Ａは、図１２中、ビアコンタクトＶＤＤ、すなわちコンタクトプラグ１５Ａ近傍を抜き取って示した平面図、図１３Ｂは、前記図１３Ａ中、線ｂｘ−ｂｘ１'に沿った断面図、図１３Ｃは、前記図１３Ａ中、線ｂｘ２−ｂｘ２'に沿った断面図、図１３Ｄは、前記図１３Ａ中、線ｂｙ−ｂｙ'に沿った断面図を示す。
【００８０】
図１３Ａ〜１３Ｃを参照するに、前記線ｂｘ２−ｂｘ２'に沿った断面図では、前記図５Ｂの場合と同様な構造が生じており、ポリシリコンゲート電極１３Ａを有するロードトランジスタのチャネル領域を通過したキャリアは、図１３Ｃ中に×印で示したようにソース領域１１ａ中の経路がビアプラグ１５Ａにより圧迫されてソース抵抗が増大するのに対し、線ｂｘ−ｂｘ'に沿った断面では、ビアプラグ１５Ａが断面から外れており、キャリアは前記ソース領域１１ｅからゲート電極パターン１４Ｃ直下のチャネル領域へ、効率的に注入される。
【００８１】
本実施形態においても、前記図１３Ｄの断面に示すように、ビアプラグ１５Ａの径Ｗ1は素子領域１１Ａ1の幅Ｗ2よりも大きく（Ｗ1>Ｗ2）、例えば前記ビアプラグ１５Ａはその底部において１００ｎｍ程度の径を有するのに対し、前記素子領域１１Ａ1は７０ｎｍ程度の幅しか有さない。このような場合でも、ビアプラグ１５Ａの中心線ｃ２を素子領域１１Ａ1の中心線ｃ１に対して２５ｎｍずらすことにより（図１２においてδ＝２５ｎｍ）、かかるビアプラグ１５Ａを迂回するキャリア経路として約１０ｎｍの幅を確保することができる。
【００８２】
本実施形態においても、図１１，１２の構成において前記素子領域１１Ａ1，１１Ａ2のうち、前記ビアプコンタクトＶDDおよびＶ2を構成するビアプラグ１５Ａ，１５Ｂ、およびゲート電極Ｇ1，Ｇ2を構成するポリシリコンパターン１３Ａ〜１３Ｃおよびその側壁絶縁膜ＳＷで覆われていない部分は、シリサイド膜により覆われている。
【００８３】
なお本実施形態では、前記ビアコンタクトＶＤＤを、図１１に示すようにｎ型ウェル１１Ｎとｐ型ウェル１１Ｐとのウェル境界ＷＢの側にずらしていたが、逆にウェル境界ＷＢから遠ざかるようにずらすことも可能である。
［第３の実施形態］
図１４は、本発明の第３の実施形態によるＳＲＡＭのレイアウトを示す図である。ただし図１４中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８４】
図１４を参照するに、本実施形態では、前記図１１のレイアウトと同様に、ビアコンタクトＶＤＤの一を一方にずらすと共に、さらに素子領域１１Ａ1の幅を、前記ビアコンタクトＶＤＤの形成箇所において隣接するｐ型ウェルの方向とは反対方向に拡張する。
【００８５】
かかる構成では、仮りに前記ビアコンタクトＶＤＤの位置がずれてゲート電極Ｇ1あるいはＧ2に近接し、ビアコンタクトＶDDからロードトランジスタのチャネルに流れるキャリア流が図１１中に×で示すようにブロックされても、キャリアはブロックされていない迂回路を通って流れることができ、ソース抵抗の増大によるトランジスタ特性の劣化の問題を回避することができる。またｎ型素子領域１１Ａ1が隣接のｐ型ウェルに近接することがなく、耐圧低下の問題も生じない。その際、前記素子領域１１Ａ1の幅が、図１４中に一点鎖線で示すウェル境界ＷＢの反対方向に拡大されているため、耐圧劣化の問題が生じることもない。
【００８６】
本実施形態においても、ビアプラグ１５Ａの径Ｗ1は、前記図１３Ｄの断面と同様で、素子領域１１Ａ1の幅Ｗ2よりも大きいが（Ｗ1>Ｗ2）、前記素子領域１１Ａ1の幅を４０ｎｍ程度拡張し、ビアプラグ１５Ａの中心線ｃ２を素子領域１１Ａ1の中心線ｃ１に対して２５ｎｍずらすことにより、かかるビアプラグ１５Ａを迂回するキャリア経路として約３０ｎｍの幅を確保することができる。
【００８７】
本実施形態においても、図１４の構成において前記素子領域１１Ａ1，１１Ａ2のうち、前記ビアプコンタクトＶDDおよびＶ2を構成するビアプラグ１５Ａ，１５Ｂ、およびゲート電極Ｇ1，Ｇ2を構成するポリシリコンパターン１３Ａ〜１３Ｃ、さらにその側壁絶縁膜ＳＷで覆われていない部分は、シリサイド膜により覆われている。
【００８８】
このように、本発明の第２および第３の実施形態では、前記ビアコンタクトＶDDの周囲にキャリアの迂回路となる領域を確保することで、コンタクトの位置ずれが生じた場合でもソース抵抗が増大するのを回避しているが、かかる迂回路は、１０〜３０ｎｍ程度の幅があれば十分である。
【００８９】
なお、以上の各実施形態において、ｐ型とｎ型の導電型を反転させても本発明が成立することは明らかである。
【００９０】
本発明では、前記シリサイド層は特に限定されないが、例えばＣｏＳｉ2やＮｉＳｉなどを使うことができる。
【００９１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００９２】
（付記１）
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる、第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する、第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置であって、
前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、
前記第１および第３のＭＯＳトランジスタの各々は、
前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、
前記半導体基板中、前記ポリシリコンゲート電極の第１の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ソース領域と、
前記半導体基板中、前記第１の側とは反対の第２の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ドレインエクステンション領域と、
前記半導体基板中、前記第２の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第２導電型ドレイン領域と、
よりなり、
前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、
前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、
前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置。
【００９３】
（付記２）
前記ソース領域は、前記ドレインエクステンション領域よりも高い不純物濃度を有することを特徴とする付記１記載の半導体記憶装置。
【００９４】
（付記３）
前記ソース領域は、前記ドレインエクステンション領域およびドレイン領域のいずれよりも深く形成されていることを特徴とする付記１または２記載の半導体記憶装置。
【００９５】
（付記４）
前記素子分離領域上には、前記ドレイン領域に近接して、前記第１および第３のＭＯＳトランジスタのうち、他方のＭＯＳトランジスタのゲート電極を構成するポリシリコンパターンが延在し、前記ソース領域には第１のシリサイド層を介して第１のビアプラグがコンタクトし、前記ドレイン領域には、第２のシリサイド層を介して第２のビアプラグがコンタクトし、前記ポリシリコン抵抗素子の第１の領域および第２の領域には、それぞれ第３および第４のシリサイド層を介して第３および第４のビアプラグがコンタクトし、前記第２のビアプラグは、同時に前記ポリシリコンパターンの上面に第５のシリサイド層を介してコンタクトし、また前記ポリシリコンパターンの、前記ポリシリコンゲート電極に面する側の側壁面にコンタクトすることを特徴とする付記１〜３のうち、いずれか一項記載の半導体記憶装置。
【００９６】
（付記５）
半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置の製造方法であって、
前記半導体基板上、前記素子分離領域により画成された第１導電型の素子領域上にゲート絶縁膜を介して、前記第１のＭＯＳトランジスタのゲート電極となる第１のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第２のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、
前記素子領域中、前記第１のポリシリコンパターンの第１の側、および前記第２のポリシリコンパターンに、第２導電型の不純物元素を導入し、前記素子領域のうち、前記第１のポリシリコンパターンの前記第１の側に第２導電型のソース領域を形成すると共に、前記第２のポリシリコンパターンをドープする工程と、
前記素子領域中、前記第１のポリシリコンパターンの前記第１の側、および反対側の第２の側、さらに前記第２のポリシリコンパターンに、前記第２導電型の不純物元素を導入し、前記素子領域中、前記第１のポリシリコンパターンの前記第２の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
前記第1および第２のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、
前記素子領域中に、また前記第２のポリシリコンパターンにも、前記第２導電型の不純物元素を前記１のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第１のポリシリコンパターンの前記第１および第２の側の、前記側壁絶縁膜よりも外側の部分に前記第２導電型のドレイン領域を形成すると共に、前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【００９７】
（付記６）
前記ソース領域を形成する工程では、前記第２導電型の不純物元素を、前記ドレインエクステンション領域を形成する工程およびドレイン領域を形成する工程のいずれよりも深く導入することを特徴とする付記５記載の半導体記憶装置の製造方法。
【００９８】
（付記７）
さらに前記ソース領域、ドレイン領域、および第２のポリシリコンパターンの第１および第２の部分に、それぞれ第１、第２、第３および第４のシリサイド層を形成する工程と、前記ソース領域、ドレイン、および前記第２のポリシリコンパターンの前記第１および第２の部分に、前記第１〜第４のシリサイド層を介して、第１〜第４のビアプラグをそれぞれ形成する工程を含むことを特徴とする付記５〜７のうち、いずれか一項記載の半導体記憶装置の製造方法。
【００９９】
（付記８）
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
よりなる半導体記憶装置であって、
前記第１のＭＯＳトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第１の素子領域中に形成され、前記第１の素子領域を横断する第１のポリシリコンパターンよりなるゲート電極を有し、
前記第３のＭＯＳトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第２の素子領域中に形成され、前記第２の素子領域を横断する第２のポリシリコンパターンよりなるゲート電極を有し、
前記第１のポリシリコンパターンは、前記第２の素子領域の第１の端部に、第１のビアプラグにより接続されており、
前記第２のポリシリコンパターンは、前記第１の素子領域の第１の端部に、第２のビアプラグにより接続されており、
前記第１の素子領域のうち、前記第１のポリシリコンパターンに対し前記第１のビアプラグと反対の側には、電源コンタクトを構成する第３のビアプラグがコンタクトしており、
前記第２の素子領域のうち、前記第２のポリシリコンパターンに対し前記第２のビアプラグと反対の側には、電源コンタクトを構成する第４のビアプラグがコンタクトしており、
前記第３のビアプラグは、前記第１の素子領域の幅よりも大きな径を有し、
前記第４のビアプラグは、前記第２の素子領域の幅よりも大きな径を有し、
前記第３のビアプラグは、前記第１の素子領域の中心線からずれて形成されており、
前記第４のビアプラグは、前記第２の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置。
【０１００】
（付記９）
前記第１の素子領域では、前記第３のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出しており、前記第２の素子領域では、前記第４のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出していることを特徴とする付記８記載の半導体記憶装置。
【０１０１】
（付記１０）
前記第１および第２の素子領域の各々において前記シリサイド層は、１０〜３０ｎｍの幅で露出していることを特徴とする付記８記載の半導体記憶装置。
【０１０２】
（付記１１）
前記第１および第２の素子領域は、前記半導体基板中、第1導電型ウェルに形成され、前記半導体基板中には、前記第1導電型ウェルに隣接して、第２導電型の第１および第２のウェルが、それぞれ前記第１の素子領域および第２の素子領域の側に形成されており、前記第３のビアプラグは、前記第１の素子領域の中心線から前記第１の第２導電型ウェルの方向にずれて形成されており、前記第４のビアプラグは、前記第１の素子領域の中心線から前記第２の第２導電型ウェルの方向にずれて形成されていることを特徴とする付記８〜１０のうち、いずれか一項記載の半導体記憶装置。
【０１０３】
（付記１２）
前記帯状の第１の素子領域は、前記第３のビアプラグがコンタクトする領域において、前記基板表面上、前記第１の第２導電型ウェルから離間する方向に第１の突出部を有し、前記帯状の第２の素子領域には、前記第４のビアプラグがコンタクトする領域において、前記基板表面上、前記第２の第２導電型ウェルから離間する方向に第２の突出部を有することを特徴とする付記１１記載の半導体記憶装置。
【図面の簡単な説明】
【０１０４】
【図１】ＳＲＡＭの等価回路図を示す図である。
【図２】（Ａ），（Ｂ）は、本発明の関連技術によるＳＲＡＭの構成を示す平面図および断面図である。
【図３】本発明の課題を説明する図である。
【図４】（Ａ），（Ｂ）は本発明の課題を説明する別の図である。
【図５Ａ】本発明の課題を説明する別の図である。
【図５Ｂ】本発明の課題を説明する別の図である。
【図５Ｃ】本発明の課題を説明する別の図である。
【図６】本発明の課題を説明する別の図である。
【図７】（Ａ），（Ｂ）は、本発明の第１の実施形態によるＳＲＡＭの構成を示す平面図および断面図である。
【図８】図７（Ａ），（Ｂ）のＳＲＡＭの構成を詳細に示す断面図である。
【図９Ａ】図８のＳＲＡＭの製造工程を示す図（その１）である。
【図９Ｂ】図８のＳＲＡＭの製造工程を示す図（その２）である。
【図９Ｃ】図８のＳＲＡＭの製造工程を示す図（その３）である。
【図９Ｄ】図８のＳＲＡＭの製造工程を示す図（その４）である。
【図９Ｅ】図８のＳＲＡＭの製造工程を示す図（その５）である。
【図９Ｆ】図８のＳＲＡＭの製造工程を示す図（その６）である。
【図９Ｇ】図８のＳＲＡＭの製造工程を示す図（その７）である。
【図９Ｈ】図８のＳＲＡＭの製造工程を示す図（その８）である。
【図９Ｉ】図８のＳＲＡＭの製造工程を示す図（その９）である。
【図１０】本発明の課題を説明する図である。
【図１１】本発明の第２の実施形態によるＳＲＡＭの構成を示す図である。
【図１２】本発明の第２の実施形態によるＳＲＡＭの構成を示す図である。
【図１３Ａ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その１）である。
【図１３Ｂ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その２）である。
【図１３Ｃ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その３）である。
【図１３Ｄ】本発明の第２の実施形態によるＳＲＡＭの構成を示す図（その４）である。
【図１４】本発明の第３の実施形態によるＳＲＡＭの構成を示す図である。
【符号の説明】
【０１０５】
１，２ ＭＯＳトランジスタ
１１，２１ シリコン基板
１１Ａ1，１１Ａ2，１１Ｂ，１１Ｃ，２１Ａ1，２１Ａ2，２１Ｂ，２１Ｃ 素子領域
１１Ｉ，２１Ｉ 素子分離領域
１１Ｎ ｎ型ウェル
１１Ｐ ｐ型ウェル
１１ａ，１１ｃ ソースエクステンション領域
１１ｂ，１１ｄ ドレインエクステンション領域
１１ｅ ソース領域
１１ｆ ドレイン領域
１２Ａ，１２Ｃ ゲート絶縁膜
１３Ａ〜３Ｃ，２３Ａ〜２３Ｄ ポリシリコンパターン
１４Ａ〜１４Ｃ，１４ｅ，１４ｆ，２４ａ，２４ｄ，２４ｅ，２４ｆ，２４Ａ〜２４Ｃ シリサイド層
１５，２５ 層間絶縁膜
１５Ａ，１５Ｂ，２５Ａ，２５Ｂ，２５Ｅ，２５Ｆ ビアプラグ
２１ｂ'，２１ｄ' イオン注入領域
Ｇ１〜Ｇ７ ゲート電極
ＶDD，ＶSS 電源コンタクト
Ｖ1〜Ｖ6 ビアコンタクト
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる、第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する、第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置であって、
前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、
前記第１および第３のＭＯＳトランジスタの各々は、
前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、
前記半導体基板中、前記ポリシリコンゲート電極の第１の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ソース領域と、
前記半導体基板中、前記第１の側とは反対の第２の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ドレインエクステンション領域と、
前記半導体基板中、前記第２の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第２導電型ドレイン領域と、
よりなり、
前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、
前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、
前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置。
【請求項２】
前記ソース領域は、前記ドレインエクステンション領域よりも高い不純物濃度を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ソース領域は、前記ドレインエクステンション領域およびドレイン領域のいずれよりも深く形成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置の製造方法であって、
前記半導体基板上、前記素子分離領域により画成された第１導電型の素子領域上にゲート絶縁膜を介して、前記第１のＭＯＳトランジスタのゲート電極となる第１のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第２のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、
前記素子領域中、前記第１のポリシリコンパターンの第１の側、および前記第２のポリシリコンパターンに、第２導電型の不純物元素を導入し、前記素子領域のうち、前記第１のポリシリコンパターンの前記第１の側に第２導電型のソース領域を形成すると共に、前記第２のポリシリコンパターンをドープする工程と、
前記素子領域中、前記第１のポリシリコンパターンの前記第１の側、および反対側の第２の側、さらに前記第２のポリシリコンパターンに、前記第２導電型の不純物元素を導入し、前記素子領域中、前記第１のポリシリコンパターンの前記第２の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
前記第1および第２のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、
前記素子領域中に、また前記第２のポリシリコンパターンにも、前記第２導電型の不純物元素を前記１のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第１のポリシリコンパターンの前記第１および第２の側の、前記側壁絶縁膜よりも外側の部分に前記第２導電型のドレイン領域を形成すると共に、前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記ソース領域を形成する工程では、前記第２導電型の不純物元素を、前記ドレインエクステンション領域を形成する工程およびドレイン領域を形成する工程のいずれよりも深く導入することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
よりなる半導体記憶装置であって、
前記第１のＭＯＳトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第１の素子領域中に形成され、前記第１の素子領域を横断する第１のポリシリコンパターンよりなるゲート電極を有し、
前記第３のＭＯＳトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第２の素子領域中に形成され、前記第２の素子領域を横断する第２のポリシリコンパターンよりなるゲート電極を有し、
前記第１のポリシリコンパターンは、前記第２の素子領域の第１の端部に、第１のビアプラグにより接続されており、
前記第２のポリシリコンパターンは、前記第１の素子領域の第１の端部に、第２のビアプラグにより接続されており、
前記第１の素子領域のうち、前記第１のポリシリコンパターンに対し前記第１のビアプラグと反対の側には、電源コンタクトを構成する第３のビアプラグがコンタクトしており、
前記第２の素子領域のうち、前記第２のポリシリコンパターンに対し前記第２のビアプラグと反対の側には、電源コンタクトを構成する第４のビアプラグがコンタクトしており、
前記第３のビアプラグは、前記第１の素子領域の幅よりも大きな径を有し、
前記第４のビアプラグは、前記第２の素子領域の幅よりも大きな径を有し、
前記第３のビアプラグは、前記第１の素子領域の中心線からずれて形成されており、
前記第４のビアプラグは、前記第２の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置。
【請求項７】
前記第１の素子領域では、前記第３のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出しており、前記第２の素子領域では、前記第４のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出していることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第１および第２の素子領域の各々において前記シリサイド層は、１０〜３０ｎｍの幅で露出していることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記第１および第２の素子領域は、前記半導体基板中、第1導電型ウェルに形成され、前記半導体基板中には、前記第1導電型ウェルに隣接して、第２導電型の第１および第２のウェルが、それぞれ前記第１の素子領域および第２の素子領域の側に形成されており、前記第３のビアプラグは、前記第１の素子領域の中心線から前記第１の第２導電型ウェルの方向にずれて形成されており、前記第４のビアプラグは、前記第１の素子領域の中心線から前記第２の第２導電型ウェルの方向にずれて形成されていることを特徴とする請求項６〜８のうち、いずれか一項記載の半導体記憶装置。
【請求項１０】
前記帯状の第１の素子領域は、前記第３のビアプラグがコンタクトする領域において、前記基板表面上、前記第１の第２導電型ウェルから離間する方向に第１の突出部を有し、前記帯状の第２の素子領域には、前記第４のビアプラグがコンタクトする領域において、前記基板表面上、前記第２の第２導電型ウェルから離間する方向に第２の突出部を有することを特徴とする請求項９記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる、第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続された、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する、第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置であって、
前記第１および第３のＭＯＳトランジスタの各々は、前記半導体基板中に前記素子分離領域により画成された第1導電型の素子領域に形成されており、
前記第１および第３のＭＯＳトランジスタの各々は、
前記半導体基板上にゲート絶縁膜を介して形成され、両側にゲート側壁絶縁膜を担持するポリシリコンゲート電極と、
前記半導体基板中、前記ポリシリコンゲート電極の第１の側に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ソース領域と、
前記半導体基板中、前記第１の側とは反対の第２の側の表面部分に、一端が前記ポリシリコンゲート電極直下の部分に侵入するように形成された第２導電型ドレインエクステンション領域と、
前記半導体基板中、前記第２の側のゲート側壁絶縁膜の外側に、前記ドレインエクステンション領域に重畳して、前記ドレインエクステンション領域よりも深く形成された第２導電型ドレイン領域と、
よりなり、
前記ソース領域は、前記ドレインエクステンション領域よりも深く形成されており、
前記ポリシリコンゲート電極は、前記ポリシリコン抵抗素子と同一の膜厚を有し、
前記ソース領域と前記ポリシリコン抵抗素子とは、同じドーパント元素により、ドーピングされていることを特徴とする半導体記憶装置。
【請求項２】
前記ソース領域は、前記ドレインエクステンション領域よりも高い不純物濃度を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ソース領域は、前記ドレインエクステンション領域およびドレイン領域のいずれよりも深く形成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
前記半導体基板上の素子分離領域上に形成されたポリシリコン抵抗素子と、
よりなる半導体記憶装置の製造方法であって、
前記半導体基板上、前記素子分離領域により画成された第１導電型の素子領域上にゲート絶縁膜を介して、前記第１のＭＯＳトランジスタのゲート電極となる第１のポリシリコンパターンを、前記素子分離領域上のポリシリコン抵抗素子を構成する第２のポリシリコンパターンと同時に、ポリシリコン膜のパターニングにより形成する工程と、
前記素子領域中、前記第１のポリシリコンパターンの第１の側、および前記第２のポリシリコンパターンに、第２導電型の不純物元素を導入し、前記素子領域のうち、前記第１のポリシリコンパターンの前記第１の側に第２導電型のソース領域を形成すると共に、前記第２のポリシリコンパターンをドープする工程と、
前記素子領域中、前記第１のポリシリコンパターンの前記第１の側、および反対側の第２の側、さらに前記第２のポリシリコンパターンに、前記第２導電型の不純物元素を導入し、前記素子領域中、前記第１のポリシリコンパターンの前記第２の側の表面部分に、前記ソース領域よりも不純物濃度の低いドレインエクステンション領域を形成すると共に前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
前記第1および第２のポリシリコンパターンのそれぞれの側壁面に側壁絶縁膜を形成する工程と、
前記素子領域中に、また前記第２のポリシリコンパターンにも、前記第２導電型の不純物元素を前記１のポリシリコンパターンおよび前記側壁絶縁膜をマスクに導入し、前記第１のポリシリコンパターンの前記第１および第２の側の、前記側壁絶縁膜よりも外側の部分に前記第２導電型のドレイン領域を形成すると共に、前記第２のポリシリコンパターンの不純物濃度を増加させる工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記ソース領域を形成する工程では、前記第２導電型の不純物元素を、前記ドレインエクステンション領域を形成する工程およびドレイン領域を形成する工程のいずれよりも深く導入することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板上、第１のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第１および第２のＭＯＳトランジスタよりなる第１のＣＭＯＳインバータと、
前記半導体基板上、第２のノードで互いに直列接続され、互いに異なるチャネル導電型を有する第３および第４のＭＯＳトランジスタよりなり、前記第１のＣＭＯＳインバータとともにフリップフロップ回路を形成する第２のＣＭＯＳインバータと、
前記半導体基板上、第１のビット線と前記第１のノードとの間に設けられ、ワード線に接続された第１のゲート電極を有し、前記ワード線上の選択信号により駆動される第１のトランスファトランジスタと、
前記半導体基板上、第２のビット線と前記第２のノードとの間に設けられ、前記ワード線に接続された第２のゲート電極を有し、前記ワード線上の選択信号により駆動される第２のトランスファトランジスタと、
よりなる半導体記憶装置であって、
前記第１のＭＯＳトランジスタは、前記半導体基板上に素子分離領域により画成された帯状の第１の素子領域中に形成され、前記第１の素子領域を横断する第１のポリシリコンパターンよりなるゲート電極を有し、
前記第３のＭＯＳトランジスタは、前記半導体基板上に前記素子分離領域により画成された帯状の第２の素子領域中に形成され、前記第２の素子領域を横断する第２のポリシリコンパターンよりなるゲート電極を有し、
前記第１のポリシリコンパターンは、前記第２の素子領域の第１の端部に、第１のビアプラグにより接続されており、
前記第２のポリシリコンパターンは、前記第１の素子領域の第１の端部に、第２のビアプラグにより接続されており、
前記第１の素子領域のうち、前記第１のポリシリコンパターンに対し前記第１のビアプラグと反対の側には、電源コンタクトを構成する第３のビアプラグがコンタクトしており、
前記第２の素子領域のうち、前記第２のポリシリコンパターンに対し前記第２のビアプラグと反対の側には、電源コンタクトを構成する第４のビアプラグがコンタクトしており、
前記第３のビアプラグは、前記第１の素子領域の幅よりも大きな径を有し、
前記第４のビアプラグは、前記第２の素子領域の幅よりも大きな径を有し、
前記第３のビアプラグは、前記第１の素子領域の中心線からずれて形成されており、
前記第４のビアプラグは、前記第２の素子領域の中心線からずれて形成されていることを特徴とする半導体記憶装置。
【請求項７】
前記第１の素子領域では、前記第３のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出しており、前記第２の素子領域では、前記第４のビアプラグの片側にシリサイド層が、前記素子領域の表面を覆って、少なくとも１０ｎｍ幅で露出していることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第１および第２の素子領域の各々において前記シリサイド層は、１０〜３０ｎｍの幅で露出していることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記第１および第２の素子領域は、前記半導体基板中、第1導電型ウェルに形成され、前記半導体基板中には、前記第1導電型ウェルに隣接して、第２導電型の第１および第２のウェルが、それぞれ前記第１の素子領域および第２の素子領域の側に形成されており、前記第３のビアプラグは、前記第１の素子領域の中心線から前記第１の第２導電型ウェルの方向にずれて形成されており、前記第４のビアプラグは、前記第１の素子領域の中心線から前記第２の第２導電型ウェルの方向にずれて形成されていることを特徴とする請求項６〜８のうち、いずれか一項記載の半導体記憶装置。
【請求項１０】
前記帯状の第１の素子領域は、前記第３のビアプラグがコンタクトする領域において、前記基板表面上、前記第１の第２導電型ウェルから離間する方向に第１の突出部を有し、前記帯状の第２の素子領域には、前記第４のビアプラグがコンタクトする領域において、前記基板表面上、前記第２の第２導電型ウェルから離間する方向に第２の突出部を有することを特徴とする請求項９記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図９Ｉ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１４】
【公開番号】特開２００８−２０５３８５（Ｐ２００８−２０５３８５Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−４２４９８（Ｐ２００７−４２４９８）
【出願日】平成１９年２月２２日（２００７．２．２２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２２日（２００７．２．２２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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