アクティブマトリクス表示装置及びその製造方法
【課題】製造工程数を削減すると共に生産性を向上させる。
【解決手段】TFTアレイ基板11は、絶縁基板21を備えている。絶縁基板21上には、一部にポリシリコン層22が形成されている。このポリシリコン層22は、TFT素子14を構成する、チャネル領域22a、ソース領域22b及びドレイン領域22cを有している。ポリシリコン層22上には、ソース領域22b及びドレイン領域22cのそれぞれ一部を覆うように配線層23が形成されている。配線層23並びに配線層23が積層されていないポリシリコン層22には、両者の表面を覆うようにゲート絶縁膜24が形成されている。ゲート絶縁膜24上には、ゲート絶縁膜24を介してチャネル領域22aに対向する位置にゲート電極層25が形成されている。ゲート絶縁膜24表面の一部には、キャパシタ上部電極層26が形成されている。
【解決手段】TFTアレイ基板11は、絶縁基板21を備えている。絶縁基板21上には、一部にポリシリコン層22が形成されている。このポリシリコン層22は、TFT素子14を構成する、チャネル領域22a、ソース領域22b及びドレイン領域22cを有している。ポリシリコン層22上には、ソース領域22b及びドレイン領域22cのそれぞれ一部を覆うように配線層23が形成されている。配線層23並びに配線層23が積層されていないポリシリコン層22には、両者の表面を覆うようにゲート絶縁膜24が形成されている。ゲート絶縁膜24上には、ゲート絶縁膜24を介してチャネル領域22aに対向する位置にゲート電極層25が形成されている。ゲート絶縁膜24表面の一部には、キャパシタ上部電極層26が形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス表示装置及びその製造方法に関する。
【背景技術】
【0002】
従来より、データ線と走査線との交点毎に画素を駆動する薄膜トランジスタ(TFT)素子を備えたアクティブマトリクス表示装置が知られている。このアクティブマトリクス表示装置は、画素内に能動素子を持たないパッシブマトリクス表示装置に比べ、画質が優れ、高画質の有機EL表示装置や液晶表示装置の主流となっている。
【0003】
このアクティブマトリクス表示装置のTFT素子の材料としては、ポリシリコンやアルファモスシリコンを用いることができる。ポリシリコンは、アルファモスシリコンに比べてTFTの駆動能力が高く、より高性能なアクティブマトリクス表示装置を実現することができる。
【0004】
低温ポリシリコンのTFT素子(LTPS−TFT)は、表示装置の周辺回路としてガラス基板などの絶縁基板上に作りこむことにより、表示装置周辺を簡略化することができ、表示装置の狭額縁化を図ると共に高信頼性を実現することができる。液晶表示装置にLTPS−TFTを用いれば、画素毎に配されるスイッチングトランジスタの容量が小さくなり、スイッチングトランジスタのドレイン側に接続されるキャパシタの面積が縮小する。これにより、高解像度及び高開口率を有する高輝度の液晶表示装置(LCD)を実現することができる。現在では、LTPS−TFTを用いた液晶表示装置は、携帯電話用の小型パネルの大きさでQVGA(画素数;240×320)やVGA(画素数;480×640)の高解像度を実現している。
【0005】
LTPS−TFTは、一般に、製造工程が多く生産性が低い。この問題点を解決するために、ソース配線及びドレイン配線をゲート絶縁膜の下に配し、このソース配線及びドレイン配線をシリコン層のソース領域及びドレイン領域に直接接続する構成が知られている(特許文献1〜4)。このような構成では、ソース配線及びドレイン配線がキャパシタの下部電極としても機能し、従来、配線層とシリコン層との間に形成されていた下部電極用ポリシリコンの形成を省略することができる。
【特許文献1】特開平6−194689号公報
【特許文献2】特開2003−131260号公報
【特許文献3】特開平10−177163号公報
【特許文献4】特開平10−254383号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
前述したアクティブマトリクス表示装置では、金属からなる配線層上にシリコン層が形成されている。通常のLTPS−TFTの製造工程では、アルファモスシリコン層の表面をレーザで局部加熱することにより、アルファモスシリコン層を結晶化させシリコン層を形成する。この加熱時にシリコン層の下層に形成された配線層からシリコン層へ金属が拡散する。この結果、シリコン層に形成されるTFT素子の接合が劣化し、リーク電流が増大するという問題点を有する。
【0007】
端部に金属配線をもつソース・ドレイン領域は、レーザアニーリングが、通常、線状の加熱領域を有するため、垂直と平行の各方向で結晶構造が異なる。この結晶構造の違いは、ある一つの表示装置内の各画素におけるTFTの特性の違いを引き起こす。これらの不具合から、アクティブマトリクス表示装置をLTPS−TFTに適用した場合は、TFTの特性のバラツキ及びリークが生じ、信頼性が低下する。
【課題を解決するための手段】
【0008】
本発明に係るアクティブマトリクス表示装置は、複数の走査線と、前記走査線に交差する複数のデータ線が配置され、前記走査線と前記データ線によって囲まれた領域に一つの画素が形成され、前記画素毎に対応して、前記走査線及び前記データ線の交点毎に、前記走査線及び前記データ線と接続された少なくとも1つの薄膜トランジスタを有するアクティブマトリクス表示装置であって、前記薄膜トランジスタのソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に形成されたチャネル領域を有するシリコン層と、前記シリコン層の上に形成され前記ソース領域に接続された第1の配線層、及び前記シリコン層の上に形成され前記ドレイン領域に接続された第2の配線層と、前記第1及び第2の配線層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極層と、を有し、前記第1の配線層の前記チャネル領域とは離隔する側の側面、及び前記第2の配線層の前記チャネル領域とは離隔する側の側面は、前記シリコン層が有する側面よりもはみ出さないことを特徴とする。
【発明の効果】
【0009】
本発明は、上記のような問題に対してなされたものであり、製造工程を簡略化すると共に、信頼性及び生産性を向上させる効果がある。
【発明を実施するための最良の形態】
【0010】
以下、添付した図面を参照して本発明の実施の形態について説明する。
第1の実施形態.
図1は、本発明の第1の実施形態に係るアクティブマトリクス表示装置の構成を、液晶表示装置の例として示す平面図である。このアクティブマトリクス表示装置は、TFTアレイ基板11と、対向基板12との間に液晶層(図示せず)を挟んだ構成を有している。
【0011】
図1に示すように、TFTアレイ基板11は、複数の走査線GLと複数のデータ線DLを備えている。走査線GLとデータ線DLに囲まれる領域には、画素電極13がそれぞれ配されている。1つの画素電極13には、少なくとも1つのTFT素子14が接続されている。このTFT素子14は、ソースがデータDLに接続され、ゲートが走査線GLに接続され、ドレインが画素電極13に接続されている。画素電極13には、対向基板12に形成された対向電極(図示せず)が対向配置されている。対向電極には共通電位が供給されており、これにより、TFT素子14が画素電極13と対向電極との間の液晶層に印加する電界を制御する。TFT素子14のドレインと画素電極13との間には、キャパシタ10が接続されている。キャパシタ10は、画素電極13に入力される信号の電荷を蓄積するよう構成されている。
【0012】
TFTアレイ基板11は、走査線GLを駆動する走査線駆動回路15とデータ線DLを駆動するデータ線駆動回路16を備えている。走査線駆動回路15及びデータ線駆動回路16は、外部から制御信号を入力し、この制御信号に基づいて走査線GL及びデータ線DLを選択駆動する。この実施形態では、走査線駆動回路15及びデータ線駆動回路16がTFTアレイ基板11の内部に形成されているが、走査線駆動回路15及びデータ線駆動回路16は、TFTアレイ基板11の外部に設けられていてもよい。
【0013】
図2は、TFTアレイ基板11の走査線GLとデータ線DLとの交点付近を示し、1画素分のTFTが一つの場合の平面図である。図3は、図2のX−Y断面図である。このTFTアレイ基板11は、絶縁基板21を備えて構成されている。この絶縁基板21は、ガラス基板の上に保護絶縁層が形成されていることが好ましい。導電性基板の上に保護絶縁層が形成されている場合であっても、本発明の効果は得られる。絶縁基板21の上には、ポリシリコン層22が形成されている。このポリシリコン層22は、TFT素子14を構成する、チャネル領域22a、ソース領域22b及びドレイン領域22cを有している。チャネル領域22aは、ソース領域22bとドレイン領域22cに両側を挟まれた領域に形成されている。
【0014】
ポリシリコン層22の上には、ソース領域22b及びドレイン領域22cのそれぞれ一部を覆うように配線層23が形成されている。この配線層23は、下から下敷シリコン層23c、金属層23a、界面導電膜23bの順に積層された導電性材料によって形成されている。金属層23aの表面には、界面導電膜23bが、金属層23aの底面には、下敷シリコン層23cが形成されている。配線層23のチャネル領域22aから遠方側の側面は、ポリシリコン層が有する側面よりも内側に形成されている。
【0015】
配線層23は、製造工程の高温熱処理に耐えうるよう高融点及び導電性を有する金属によって構成されることが好ましい。金属層23a及び界面導電膜23bは、Ti、Cr、Zr、Ta、W、Mo、TiN、ZrN、TaN、WN及びVNのうち少なくとも1つを含んでいることが好ましい。配線層23の抵抗はTFTアレイ基板11の性能に大きく影響するため、更に低抵抗化を要する場合には、金属層23aをAl又はCuを主成分として構成することが好ましい。金属層23aから下層のポリシリコン層22への金属汚染を低減させるために、金属層23aとポリシリコン層22との間に更に界面導電膜を備えてもよい。下敷シリコン層23cは、配線層23とポリシリコン層22との界面での低抵抗化を図るために、アルファモス又はマイクロクリスタルシリコンによって構成され、下層のポリシリコン層22の有するソース領域22b及びドレイン領域22cと同じ導電型を有する不純物を含むよう構成されている。
【0016】
ゲート絶縁膜24は、配線層23及びチャネル領域22aとなるポリシリコン層22の表面を覆うように形成されている。ゲート絶縁膜24の上には、ゲート絶縁膜24を介してチャネル領域22aに対向する位置にゲート電極層25が形成されている。ゲート電極層25は、チャネル領域22a、ソース領域22b及びドレイン領域22cを有するポリシリコン層22と共にTFT素子14を構成している。このゲート電極層25は、図2の紙面縦方向に延び、アクティブマトリクス表示装置の走査線GLを構成している。ゲート絶縁膜24表面の一部には、キャパシタ上部電極層26が形成されている。このキャパシタ上部電極層26は、ゲート電極層25と平行に図2の紙面縦方向に延び、共通電位配線を構成している。この共通電位配線は、キャパシタ上部電極層26を兼ね、下層に配された配線層23との間でキャパシタ10を構成し、画素に入力された信号の電荷を蓄積する。
【0017】
キャパシタ10の容量を変更したい場合には、ゲート絶縁膜24の膜厚や膜種などを部分的に変更することも可能である。ゲート電極層25及びキャパシタ上部電極層26は、金属層25a、26aの表面に、界面導電膜25b、26bが形成されている。ゲート電極層25及びキャパシタ上部電極層26の上には、層間絶縁膜27が形成されている。この層間絶縁膜27の上には、画素電極13が形成されている。画素電極13は、ゲート絶縁膜24及び層間絶縁膜27に形成されたコンタクトホール28を介して、下層の配線層23に接続されている。
【0018】
次に、このように構成されたアクティブマトリクス表示装置の製造方法について説明する。図4は、第1の実施形態に係るTFTアレイ基板の第1工程図である。はじめに、絶縁基板21上に、プラズマCVD(Chemical Vapor Deposition)を用いてアルファモスシリコン膜を形成する。アモルファモスシリコン膜には、XeClエキシマレーザ(波長:308nm)又は、YAG2ωレーザ(Yttrium Aluminum Garnet)(波長:532nm)を照射することにより、非結晶であるアルファモスシリコン膜を多結晶のポリシリコン膜に転換する。これにより、ポリシリコン層220を形成する。
【0019】
次に、PECVD(Plasma Enhanced Chemical Vapor Deposition)によりp型又はn型不純物が導入されたアルファモスシリコン膜又はマイクロクリスタルシリコン膜を堆積する。ここで、p型不純物を導入する場合にはジボラン(B2H6)気体中において、n型不純物を導入する場合にはホスフィン(PH3)とシラン(SiH4)の混合気体中においてPECVD(Plasma Enhanced Chemical Vapor Deposition)を行う。これにより、p型又はn型不純物が導入された下敷シリコン層230cを形成する。下敷シリコン層230cに導入される導電性不純物の濃度は、ジボラン(B2H6)やホスフィン(PH3)の濃度によって決まるため、ジボラン(B2H6)やホスフィン(PH3)は、予め水素などで希釈して用いることが好ましい。n型不純物を導入する場合には、シラン(SiH4)に代えて四フッ化ケイ素(SiF4)を用いることもできる。形成された下敷シリコン層230cの上には、スパッタ法を用いて金属層230aを堆積する。金属層230aの表面は界面導電膜230bで被覆する。これにより、配線層230が形成され、図4に示すTFTアレイ基板11Aが得られる。
【0020】
配線層230の上には、第1レジスト層31を堆積する。その後、透光部、半透光部及び遮光部を有するマスクパターン(図示せず)を介して露光すると、図5に示すように、第1レジスト層31が所望の膜厚に形成される。例えば、第1レジスト層31がポジ型であれば、除去しない領域Aに遮光部を配し、ある程度除去する領域Bに半透光部を配し、完全に除去する領域Cに透光部を配する。領域Aでは第1レジスト層31が残り、領域Bでは第1レジスト層31が透過された光量に応じて残り、領域Cでは第1レジスト層31が除去される。これにより、膜厚が異なる第1レジスト層31が形成される。領域Aを第2の領域とし、領域Bを第1の領域とすると、第1レジスト層31は、第1の領域及び第2の領域を有している。
【0021】
マスクパターンの半透光部としては、通常の露光に用いられるg線光、i線光に対して透光率が低い膜か、若しくは解像限界以下の遮光パターンが形成された膜を用いることができる。通常のリソグラフィで用いられる解像限界は、以下のRayleighの式により得ることができる。
(式1)R=k*λ/NA
(R;解像限界寸法、k;転写プロセスによる係数、NA;プロジェクション光学系の開口数、λ;露光波長)
通常のLCD製造に用いられるg線の投影リソグラフィでは、k=0.7、NA=0.1、λ=0.437[μm]であることから、解像限界寸法R=3[μm]を得る。そのため、半透光部には、この解像限界寸法よりも十分に小さい2[μm]以下の線幅間隔を有する遮光パターンを形成すればよい。図6は、通常用いられるポジ形レジストにおける露光量と残膜量との関係を示す図である。半透光部を透過する露光量は、この図より、例えば残膜量が30〜50%程度となる露光量となるように設定すればよい。
【0022】
このように所定の形状に形成された第1レジスト層31をマスクとして、領域Cの配線層230及びポリシリコン層220をエッチングして除去する。すなわち、第1及び第2の領域以外の領域(領域C)に位置する配線層230及びポリシリコン層220が除去される。これにより、ポリシリコン層221と、下敷シリコン層231c、金属層231a及び界面導電膜231bを有する配線層231を有する図5に示すTFTアレイ基板11Bが得られる。
配線層230及びポリシリコン層220のエッチングは、エッチングガス及び条件の異なるエッチングで形状を形成することができる。配線層230のエッチングには、ウェットエッチングを用いてもよい。次に、エッチングにより、第1レジスト層31の膜厚を削減する。このエッチングは、領域Bにおいて配線層23が露出する深さまで行う。このように、第1レジスト層31をエッチングし、第1の領域を除去することにより、第2の領域を有する第2レジスト層32を形成する。エッチングには、O2ガスによるRIE(Reactive Ion Etching)を用いることができる。O2ガスによるRIEを行う際には、CF4、SF6等をO2ガスに混合すると、エッチングが安定すると共にエッチング速度が速くなる。
【0023】
次に、図7に示すように、第2レジスト層32をマスクとして、領域Bの配線層231をエッチングにより除去する。エッチング時のサイドエッチによって、配線層23の側面は、ポリシリコン層221の側面よりも内側に形成されることがある。第2レジスト層32は、第2の領域(領域A)にのみ形成されているため、第2の領域以外の配線層231が除去される。これにより、下敷シリコン層23c、金属層23a及び界面導電膜23bを有する配線層23が形成され、TFTアレイ基板11Cを得る。下敷シリコン層231cのエッチングには、ドライエッチングを用いることが好ましい。下敷シリコン層231cをドライエッチングする際には、ドライエッチングの条件を下層のポリシリコン層221のエッチングの特性を十分に考慮して決める必要がある。第2レジスト層32を除去すると、図8に示すTFTアレイ基板11Dが得られる。
【0024】
次に、図9に示すように、配線層23及びポリシリコン層22の表面にゲート絶縁膜24を形成する。このゲート絶縁膜24は、TEOS(Tetra Ethyl Ortho Silicate)を含む材料ガスを用いて、PECVDによりSiO2膜を成膜することができる。ゲート絶縁膜24の上には、スパッタによってAl又はAl合金を堆積し、フォトエッチングにより、ゲート電極層25及びキャパシタ上部電極層26を同時に形成する。ゲート電極層25及びキャパシタ上部電極層26には、画素電極13と電気的接合性のよい材料を選択する必要がある。例えば、画素電極13にITO(Indium Tin Oxide)を用いる場合、ゲート電極層25及びキャパシタ上部電極層26を構成する2層(又は積層)として、金属層25a、26aの表面に、ITOとの接合性がよいTiN等の界面導電膜25b、26bをスパッタにより堆積することが好ましい。これにより、図9に示すTFTアレイ基板11Eが得られる。
【0025】
次に、図10に示すように、ゲート電極層25をマスクとしてイオン注入を行い、ソース領域222b及びドレイン領域222cを形成する。これにより、ソース領域222bとドレイン領域222cの間のチャネル領域222a、ソース領域222b、ドレイン領域222cを有するポリシリコン層222が形成され、図10に示すようなTFTアレイ基板11Fが得られる。マスクとしては、ゲート電極層25に加えゲート電極層25上に形成されるレジスト(図示せず)の両方を用いることもできる。
【0026】
次に、熱処理等により、下敷シリコン層23cからポリシリコン層222側へ不純物を拡散させ、図11に示すように、チャネル領域22a、ソース領域22b及びドレイン領域22cを有するポリシリコン層22を形成する。このように不純物を拡散することで、下敷シリコン層23cと、ソース領域22b、ドレイン領域22cとのコンタクト面積を広げ、配線層23とソース領域22b、ドレイン領域22cとの電気的接続を安定化させる。次に、ゲート絶縁膜24、ゲート電極層25、及びキャパシタ上部電極層26を覆うよう層間絶縁膜27を形成する。コンタクトホール28は、フォトエッチングにより形成され、層間絶縁膜27及びゲート絶縁膜24を貫通する。このフォトエッチングには、ドライエッチングを用いることが望ましい。これにより、図11に示すようなTFTアレイ基板11Gを得る。
【0027】
次に、層間絶縁膜27上及びコンタクトホール28内に画素電極13を形成する。これにより、図3に示すTFTアレイ基板11を得る。透過型LCDを製造する場合には、画素電極13は、ITO(Indium Tin Oxide)、IZO(Indium Zinc Oxide)、ITZO(Indium Tin Zinc Oxide)等の透明導電性の膜をスパッタにより堆積することで形成することができる。反射型LCDを製造する場合には、画素電極13は、AlやAg等の反射電極を用いる。
【0028】
このように構成されたアクティブマトリクス表示装置では、配線層23がチャネル領域22a以外のポリシリコン層22上にも形成され、かつ、多階調露光技術を用いるため、ポリシリコン層22と配線層23のパターニングが1回の写真製版工程でできることにより、製造工程が削減される。本実施形態によれば、レーザ照射によってアモルファスシリコン膜を結晶化する際にアモルファスシリコン膜がメタルと接触しないので結晶化が均一におこなわれ、メタルと接触している場合に発生する結晶化の不均一によるTFT特性のばらつきは発生しない。
【0029】
一般に、ゲート絶縁膜24を構成するシリコン酸化膜やシリコン窒化膜と、ポリシリコン層22とのエッチングの選択性は低く、コンタクトホール28の開口時にポリシリコン層22を突き抜ける。しかしながら、本実施形態では、コンタクトホール28が形成されるゲート絶縁膜24とポリシリコン層22との間にエッチングの選択性の高い配線層23が介在しているため、突き抜けが起りにくい。これにより、安定してコンタクトホール28を形成でき、アクティブマトリクス表示装置の生産性を向上させることができる。なお、配線層23がキャパシタ10の下部電極として機能するため、従来の下部電極用ポリシリコン層は不要である。
【0030】
第2の実施形態.
図12は、本発明の第2の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については、第1の実施形態において説明した図1と同様である。以下、略同一の構成要素については同一符号を付すことによりその説明を省略する。第2の実施形態のTFTアレイ基板の特徴は、画素電極13が第1の実施形態よりも広い面積で配線層23と接続されている点にある。
【0031】
図12に示すように、このTFTアレイ基板は、第1の実施形態と同様に、絶縁基板21、ポリシリコン層22、配線層23、ゲート絶縁膜24、ゲート電極層25、キャパシタ上部電極層26及び層間絶縁膜27を備えて構成されている。層間絶縁膜27上に形成される画素電極13は、画素内所定部の層間絶縁膜27及びその下層のゲート絶縁膜24をエッチング除去後、配線層23の一部の露出部表面に接するよう形成される。
【0032】
このように構成されたTFTアレイ基板は、配線層23と画素電極13を広いコンタクト面積で接続できるため、コンタクト不良による画素の欠陥が生じにくい。また、画素電極13の材料として、透明導電性膜を使い、透過型の液晶表示デバイスを形成した場合には、透過領域となる場所に層間絶縁膜27及びゲート絶縁膜24が無いので、これらの絶縁膜によるバックライトの光量が低下しない。
【0033】
第2の実施形態を半透過型のLCDに適用する場合には、配線層23を反射電極とし、画素電極13を透明電極として構成することができる。この場合には、反射電極(配線層23)の上に位置する透明電極(画素電極13)をできるだけ除去することが好ましい。これにより、反射電極(配線層23)の反射率を向上させることができる。反射電極(配線層23)の上の界面導電膜23bを除去すれば、更に反射率を増大することができる。
【0034】
第3の実施形態.
図13は、本発明の第3の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については、第1の実施形態において説明した図1と同様である。第3の実施形態の特徴は、第1の実施形態における下敷シリコン層23cが設けられていない点にある。下敷シリコン層23cには、導電性不純物が含まれているので、nチャネル型又はPチャネル型TFTのどちらか一方のみで構成されるアクティブマトリクス表示装置には有利である。しかし、nチャネル型及びPチャネル型TFTの双方により形成される相補型の回路構成を含むアクティブマトリクス表示装置では、下敷シリコン層23cの導電型を区別するためのパターニング工程が必要となる。第3の実施形態は、下敷シリコン23cがなく、このようなパターニング工程がない。但し、配線層23を介してポリシリコン層へ導電性不純物イオンをドーピングする工夫が必要となる。
【0035】
金属層23aの底面には、界面導電膜23dが形成されている。ソース領域22b及びドレイン領域22cは、配線層23をパターン形成後、又は配線層23のパターン形成前に、この配線層23を介して導電性不純物のドーピングを行うことにより形成する。なお、他の構成は第1の実施形態と略同一であるためその説明を省略する。
【0036】
ゲート電極層25とチャネル領域22aを自己整合させるには、ゲート電極層25を形成後、ゲート電極層25をマスクにして、ソース領域22bおよびドレイン領域22cを選択イオン注入により形成することが望ましい。この選択イオン注入の際、ソース領域22b、ドレイン領域22cのポリシリコン層22上の配線層23はイオン注入の障害となる。イオン注入時はイオン注入部のゲート絶縁膜24の膜厚の削減や配線層23の膜厚の削減等の工夫が必要である。金属層23aおよび界面導電膜23b、22dには比較的イオンストッピングパワーの低い材質が望ましい。イオン注入のシミュレーションソフトウェアであるSRIM (非特許文献1)によれば、イオンエネルギー100〜200[keV]におけるイオンストッピングパワーの順位は次のようになる。
【非特許文献1】James F. Ziegler, "The Stopping and Range of Ions in Matter",[online], [平成19年4月2日検索], インターネット<URL:http://www.srim.org/>
【0037】
リンイオンにおけるストッピングパワー順位 ;Si<Al<Ti<Zr≦Sn<Cu
ボロンイオンにおけるストッピングパワー順位 ;Si<Al<Ti≦Zr<Sn<Cu
上記の順位から配線層23aはAl膜、界面導電膜23b、23cはTi、Zrおよび導電性のTi、Zr化合物を含む膜とすることが望ましい。もしくは配線層23をTi、Zrおよび導電性のTi、Zr化合物を含む単層膜とすることが望ましい。但し、配線抵抗からみれば、Alと界面導電膜の組み合わせが好ましい。
【0038】
非特許文献1によれば、リンイオンの注入深さはボロンイオンの注入深さの約1/3であるため、リンイオンはボロンイオンに比較して注入が困難である。n型領域を形成するリンイオンは、p型領域を形成するボロンイオンに対し、約3倍の注入エネルギーを要する。
【0039】
非特許文献1によれば、ゲート絶縁膜24を膜厚300Åのシリコン酸化膜、配線層23を膜厚650ÅのAl膜、界面導電膜23b、23dを膜厚200ÅのTi膜としたとき、リンイオンをポリシリコン層22へ注入するためのエネルギーは、100[keV]以上必要となる。Alによって形成された配線層23の膜厚のみ1600Åに変更した場合には、注入エネルギーは200[keV]以上必要となる。
【0040】
同様に非特許文献1によれば、ゲート絶縁膜24を膜厚300Åのシリコン酸化膜、配線層23を膜厚2100ÅのAl膜、界面導電膜23b、23dを膜厚200ÅのTi膜としたとき、ボロンイオンをポリシリコン層22へ注入するためのエネルギーは、100[keV]以上必要となる。リンイオン注入の条件と比較すれば、ボロンイオン注入がはるかに容易である事が分かる。
【0041】
このように構成されたTFTアレイ基板は、nチャネル型及びpチャネル型TFTのトランジスタの双方により形成される相補型の回路構成を含むアクティブマトリクス表示装置に適用すると、下層のポリシリコン層22の導電型に応じて下敷シリコン層23cのパターニングを行う必要がない。これにより、アクティブマトリクス表示装置の製造工程を簡略化し、生産性を向上させることができる。なお、第3の実施形態において、第2の実施形態を実施し、画素電極13を第1の実施形態よりも広い面積で配線層23と接続することも可能である。
【0042】
第4の実施形態.
図14は、本発明の第4の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については第1の実施形態において説明した図1と同様である。第4の実施形態の特徴は、第1の実施形態においてソース領域22b上方に形成された配線層23がチャネル領域22aに一部で接している点にある。ここで、配線層23には、下敷シリコン層23cが形成されているため、金属層23aとチャネル領域22aは接続されずショートしない。ゲート電極層25は、第1の実施形態よりもソース領域22b側に形成されている。このTFTアレイ基板の製造方法は、第1の実施形態において、ゲート電極層25をソース領域22b上の配線層23に重なるように形成する。
【0043】
このように、ソース領域22bの配線層23と重ならない領域を削減することにより、TFT素子14の有する寄生抵抗のうち大きな割合を占めるソース領域22bの抵抗を低減することができる。第4の実施形態を、LDD(Lightly Doped Drain)構造やGOLD(Gate Overlapped Lightly Doped Drain)構造を有するTFTアレイ基板に適用すると、ソース側の抵抗を更に低減することができる。ただし、第4の実施形態では、配線層23の開口精度が悪くなるため、第1の実施形態に比べてゲート長にバラつきが生じる場合がある。
【0044】
第5の実施形態.
図15は、本発明の第5の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については、第1の実施形態において説明した図1と同様である。第5の実施形態の特徴は、配線層23がチャネル領域22a表面の両側で接している点にある。配線層23には下敷シリコン層23cが形成されているため下敷シリコン層23cがソース領域22b、ドレイン領域22cを構成し、金属層23aは、チャネル領域22aに対し電気的にショートすることはない。このTFTアレイ基板の製造方法は、第1の実施形態において、ゲート電極層25をソース領域22b、ドレイン領域22c上の配線層23に重なるように形成すればよい。
【0045】
この構造により、ソース領域22b、ドレイン領域22cは配線層23に直接接続するため、ソース領域22b、ドレイン領域22cの抵抗は低減し、TFT素子14の寄生抵抗が大きく減少する。ソース領域22b及びドレイン領域22cの表面は、配線層23によって覆われているため、イオン注入工程を省略することができる。下敷シリコン層23cには、n型又はp型の不純物がドープされているが、この不純物濃度を制御することで、チャネル領域22aとドレイン領域22cとの界面の電界強度を低減させホットエレクトロン効果を低減することができる。第5の実施形態では、配線層23の開口精度が悪くなるため、第1の実施形態に比べてゲート長にバラつきが生じる場合がある。
【0046】
第1〜第5の実施形態では、レーザアニーリングにより形成される低温ポリシリコンをTFT素子14としたアクティブマトリクス表示装置を例としている。このような低温ポリシリコンの代わりに、他の方法により形成される低温ポリシリコンや、他の様々な方法によって形成される結晶性シリコンを用いることでも本発明の効果を奏することができる。例えば、マイクロクリスタルシリコンをTFT素子としたアクティブマトリクス表示装置においても本発明を実施することができる。
【0047】
本発明の生産性及び信頼性向上の効果は、結晶性シリコンだけでなく、非晶質シリコンを用いることでも奏する。非晶質シリコンを用いる場合はシリコン層22と導電性不純物を含む下敷シリコン層23cは連続して形成することができ、生産性は更に向上する。
【0048】
第1〜第5の実施形態では、SA(Self Aligned)TFTについて説明したが、LDDやGOLD構造のTFTについても本発明を適用することができる。なお、第1〜第5の実施形態では、LCDを例としているが、本発明はLCDに限定されるものではなく、アクティブマトリクス型有機ELなど他のアクティブマトリクス表示装置にも適用することができる。ボトムエミッション型の有機ELに本発明を適用する場合には、透過型LCDと同様に、画素電極13をITO、IZO、IZTO等の透明電極を用いる。トップエミッション型の有機ELに本発明を適用する場合には、画素電極13としてITO、IZO、IZTO等の透明電極と、AlやAg等の高反射材を積層させた反射電極を用いる。これにより、種種のアクティブマトリクス表示装置において上記したLCDと同様の効果を奏することができる。
【図面の簡単な説明】
【0049】
【図1】第1の実施形態に係るアクティブマトリクス表示装置の平面図である。
【図2】第1の実施形態に係るTFTアレイ基板を示す平面図である。
【図3】図2のX−Y断面図である。
【図4】第1の実施形態に係るTFTアレイ基板の第1工程図である。
【図5】第1の実施形態に係るTFTアレイ基板の第2工程図である。
【図6】露光量と残膜量との関係を示す図である。
【図7】第1の実施形態に係るTFTアレイ基板の第3工程図である。
【図8】第1の実施形態に係るTFTアレイ基板の第4工程図である。
【図9】第1の実施形態に係るTFTアレイ基板の第5工程図である。
【図10】第1の実施形態に係るTFTアレイ基板の第6工程図である。
【図11】第1の実施形態に係るTFTアレイ基板の第7工程図である。
【図12】第2の実施形態に係るTFTアレイ基板の一部断面図である。
【図13】第3の実施形態に係るTFTアレイ基板の一部断面図である。
【図14】第4の実施形態に係るTFTアレイ基板の一部断面図である。
【図15】第5の実施形態に係るTFTアレイ基板の一部断面図である。
【符号の説明】
【0050】
10...キャパシタ
13...画素電極
21...絶縁基板
22...ポリシリコン層
22a...チャネル領域
22b...ソース領域
22c...ドレイン領域
23...配線層
24...ゲート絶縁膜
25...ゲート電極層
26...キャパシタ上部電極層
27...層間絶縁膜
28...コンタクトホール
【技術分野】
【0001】
本発明は、アクティブマトリクス表示装置及びその製造方法に関する。
【背景技術】
【0002】
従来より、データ線と走査線との交点毎に画素を駆動する薄膜トランジスタ(TFT)素子を備えたアクティブマトリクス表示装置が知られている。このアクティブマトリクス表示装置は、画素内に能動素子を持たないパッシブマトリクス表示装置に比べ、画質が優れ、高画質の有機EL表示装置や液晶表示装置の主流となっている。
【0003】
このアクティブマトリクス表示装置のTFT素子の材料としては、ポリシリコンやアルファモスシリコンを用いることができる。ポリシリコンは、アルファモスシリコンに比べてTFTの駆動能力が高く、より高性能なアクティブマトリクス表示装置を実現することができる。
【0004】
低温ポリシリコンのTFT素子(LTPS−TFT)は、表示装置の周辺回路としてガラス基板などの絶縁基板上に作りこむことにより、表示装置周辺を簡略化することができ、表示装置の狭額縁化を図ると共に高信頼性を実現することができる。液晶表示装置にLTPS−TFTを用いれば、画素毎に配されるスイッチングトランジスタの容量が小さくなり、スイッチングトランジスタのドレイン側に接続されるキャパシタの面積が縮小する。これにより、高解像度及び高開口率を有する高輝度の液晶表示装置(LCD)を実現することができる。現在では、LTPS−TFTを用いた液晶表示装置は、携帯電話用の小型パネルの大きさでQVGA(画素数;240×320)やVGA(画素数;480×640)の高解像度を実現している。
【0005】
LTPS−TFTは、一般に、製造工程が多く生産性が低い。この問題点を解決するために、ソース配線及びドレイン配線をゲート絶縁膜の下に配し、このソース配線及びドレイン配線をシリコン層のソース領域及びドレイン領域に直接接続する構成が知られている(特許文献1〜4)。このような構成では、ソース配線及びドレイン配線がキャパシタの下部電極としても機能し、従来、配線層とシリコン層との間に形成されていた下部電極用ポリシリコンの形成を省略することができる。
【特許文献1】特開平6−194689号公報
【特許文献2】特開2003−131260号公報
【特許文献3】特開平10−177163号公報
【特許文献4】特開平10−254383号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
前述したアクティブマトリクス表示装置では、金属からなる配線層上にシリコン層が形成されている。通常のLTPS−TFTの製造工程では、アルファモスシリコン層の表面をレーザで局部加熱することにより、アルファモスシリコン層を結晶化させシリコン層を形成する。この加熱時にシリコン層の下層に形成された配線層からシリコン層へ金属が拡散する。この結果、シリコン層に形成されるTFT素子の接合が劣化し、リーク電流が増大するという問題点を有する。
【0007】
端部に金属配線をもつソース・ドレイン領域は、レーザアニーリングが、通常、線状の加熱領域を有するため、垂直と平行の各方向で結晶構造が異なる。この結晶構造の違いは、ある一つの表示装置内の各画素におけるTFTの特性の違いを引き起こす。これらの不具合から、アクティブマトリクス表示装置をLTPS−TFTに適用した場合は、TFTの特性のバラツキ及びリークが生じ、信頼性が低下する。
【課題を解決するための手段】
【0008】
本発明に係るアクティブマトリクス表示装置は、複数の走査線と、前記走査線に交差する複数のデータ線が配置され、前記走査線と前記データ線によって囲まれた領域に一つの画素が形成され、前記画素毎に対応して、前記走査線及び前記データ線の交点毎に、前記走査線及び前記データ線と接続された少なくとも1つの薄膜トランジスタを有するアクティブマトリクス表示装置であって、前記薄膜トランジスタのソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に形成されたチャネル領域を有するシリコン層と、前記シリコン層の上に形成され前記ソース領域に接続された第1の配線層、及び前記シリコン層の上に形成され前記ドレイン領域に接続された第2の配線層と、前記第1及び第2の配線層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極層と、を有し、前記第1の配線層の前記チャネル領域とは離隔する側の側面、及び前記第2の配線層の前記チャネル領域とは離隔する側の側面は、前記シリコン層が有する側面よりもはみ出さないことを特徴とする。
【発明の効果】
【0009】
本発明は、上記のような問題に対してなされたものであり、製造工程を簡略化すると共に、信頼性及び生産性を向上させる効果がある。
【発明を実施するための最良の形態】
【0010】
以下、添付した図面を参照して本発明の実施の形態について説明する。
第1の実施形態.
図1は、本発明の第1の実施形態に係るアクティブマトリクス表示装置の構成を、液晶表示装置の例として示す平面図である。このアクティブマトリクス表示装置は、TFTアレイ基板11と、対向基板12との間に液晶層(図示せず)を挟んだ構成を有している。
【0011】
図1に示すように、TFTアレイ基板11は、複数の走査線GLと複数のデータ線DLを備えている。走査線GLとデータ線DLに囲まれる領域には、画素電極13がそれぞれ配されている。1つの画素電極13には、少なくとも1つのTFT素子14が接続されている。このTFT素子14は、ソースがデータDLに接続され、ゲートが走査線GLに接続され、ドレインが画素電極13に接続されている。画素電極13には、対向基板12に形成された対向電極(図示せず)が対向配置されている。対向電極には共通電位が供給されており、これにより、TFT素子14が画素電極13と対向電極との間の液晶層に印加する電界を制御する。TFT素子14のドレインと画素電極13との間には、キャパシタ10が接続されている。キャパシタ10は、画素電極13に入力される信号の電荷を蓄積するよう構成されている。
【0012】
TFTアレイ基板11は、走査線GLを駆動する走査線駆動回路15とデータ線DLを駆動するデータ線駆動回路16を備えている。走査線駆動回路15及びデータ線駆動回路16は、外部から制御信号を入力し、この制御信号に基づいて走査線GL及びデータ線DLを選択駆動する。この実施形態では、走査線駆動回路15及びデータ線駆動回路16がTFTアレイ基板11の内部に形成されているが、走査線駆動回路15及びデータ線駆動回路16は、TFTアレイ基板11の外部に設けられていてもよい。
【0013】
図2は、TFTアレイ基板11の走査線GLとデータ線DLとの交点付近を示し、1画素分のTFTが一つの場合の平面図である。図3は、図2のX−Y断面図である。このTFTアレイ基板11は、絶縁基板21を備えて構成されている。この絶縁基板21は、ガラス基板の上に保護絶縁層が形成されていることが好ましい。導電性基板の上に保護絶縁層が形成されている場合であっても、本発明の効果は得られる。絶縁基板21の上には、ポリシリコン層22が形成されている。このポリシリコン層22は、TFT素子14を構成する、チャネル領域22a、ソース領域22b及びドレイン領域22cを有している。チャネル領域22aは、ソース領域22bとドレイン領域22cに両側を挟まれた領域に形成されている。
【0014】
ポリシリコン層22の上には、ソース領域22b及びドレイン領域22cのそれぞれ一部を覆うように配線層23が形成されている。この配線層23は、下から下敷シリコン層23c、金属層23a、界面導電膜23bの順に積層された導電性材料によって形成されている。金属層23aの表面には、界面導電膜23bが、金属層23aの底面には、下敷シリコン層23cが形成されている。配線層23のチャネル領域22aから遠方側の側面は、ポリシリコン層が有する側面よりも内側に形成されている。
【0015】
配線層23は、製造工程の高温熱処理に耐えうるよう高融点及び導電性を有する金属によって構成されることが好ましい。金属層23a及び界面導電膜23bは、Ti、Cr、Zr、Ta、W、Mo、TiN、ZrN、TaN、WN及びVNのうち少なくとも1つを含んでいることが好ましい。配線層23の抵抗はTFTアレイ基板11の性能に大きく影響するため、更に低抵抗化を要する場合には、金属層23aをAl又はCuを主成分として構成することが好ましい。金属層23aから下層のポリシリコン層22への金属汚染を低減させるために、金属層23aとポリシリコン層22との間に更に界面導電膜を備えてもよい。下敷シリコン層23cは、配線層23とポリシリコン層22との界面での低抵抗化を図るために、アルファモス又はマイクロクリスタルシリコンによって構成され、下層のポリシリコン層22の有するソース領域22b及びドレイン領域22cと同じ導電型を有する不純物を含むよう構成されている。
【0016】
ゲート絶縁膜24は、配線層23及びチャネル領域22aとなるポリシリコン層22の表面を覆うように形成されている。ゲート絶縁膜24の上には、ゲート絶縁膜24を介してチャネル領域22aに対向する位置にゲート電極層25が形成されている。ゲート電極層25は、チャネル領域22a、ソース領域22b及びドレイン領域22cを有するポリシリコン層22と共にTFT素子14を構成している。このゲート電極層25は、図2の紙面縦方向に延び、アクティブマトリクス表示装置の走査線GLを構成している。ゲート絶縁膜24表面の一部には、キャパシタ上部電極層26が形成されている。このキャパシタ上部電極層26は、ゲート電極層25と平行に図2の紙面縦方向に延び、共通電位配線を構成している。この共通電位配線は、キャパシタ上部電極層26を兼ね、下層に配された配線層23との間でキャパシタ10を構成し、画素に入力された信号の電荷を蓄積する。
【0017】
キャパシタ10の容量を変更したい場合には、ゲート絶縁膜24の膜厚や膜種などを部分的に変更することも可能である。ゲート電極層25及びキャパシタ上部電極層26は、金属層25a、26aの表面に、界面導電膜25b、26bが形成されている。ゲート電極層25及びキャパシタ上部電極層26の上には、層間絶縁膜27が形成されている。この層間絶縁膜27の上には、画素電極13が形成されている。画素電極13は、ゲート絶縁膜24及び層間絶縁膜27に形成されたコンタクトホール28を介して、下層の配線層23に接続されている。
【0018】
次に、このように構成されたアクティブマトリクス表示装置の製造方法について説明する。図4は、第1の実施形態に係るTFTアレイ基板の第1工程図である。はじめに、絶縁基板21上に、プラズマCVD(Chemical Vapor Deposition)を用いてアルファモスシリコン膜を形成する。アモルファモスシリコン膜には、XeClエキシマレーザ(波長:308nm)又は、YAG2ωレーザ(Yttrium Aluminum Garnet)(波長:532nm)を照射することにより、非結晶であるアルファモスシリコン膜を多結晶のポリシリコン膜に転換する。これにより、ポリシリコン層220を形成する。
【0019】
次に、PECVD(Plasma Enhanced Chemical Vapor Deposition)によりp型又はn型不純物が導入されたアルファモスシリコン膜又はマイクロクリスタルシリコン膜を堆積する。ここで、p型不純物を導入する場合にはジボラン(B2H6)気体中において、n型不純物を導入する場合にはホスフィン(PH3)とシラン(SiH4)の混合気体中においてPECVD(Plasma Enhanced Chemical Vapor Deposition)を行う。これにより、p型又はn型不純物が導入された下敷シリコン層230cを形成する。下敷シリコン層230cに導入される導電性不純物の濃度は、ジボラン(B2H6)やホスフィン(PH3)の濃度によって決まるため、ジボラン(B2H6)やホスフィン(PH3)は、予め水素などで希釈して用いることが好ましい。n型不純物を導入する場合には、シラン(SiH4)に代えて四フッ化ケイ素(SiF4)を用いることもできる。形成された下敷シリコン層230cの上には、スパッタ法を用いて金属層230aを堆積する。金属層230aの表面は界面導電膜230bで被覆する。これにより、配線層230が形成され、図4に示すTFTアレイ基板11Aが得られる。
【0020】
配線層230の上には、第1レジスト層31を堆積する。その後、透光部、半透光部及び遮光部を有するマスクパターン(図示せず)を介して露光すると、図5に示すように、第1レジスト層31が所望の膜厚に形成される。例えば、第1レジスト層31がポジ型であれば、除去しない領域Aに遮光部を配し、ある程度除去する領域Bに半透光部を配し、完全に除去する領域Cに透光部を配する。領域Aでは第1レジスト層31が残り、領域Bでは第1レジスト層31が透過された光量に応じて残り、領域Cでは第1レジスト層31が除去される。これにより、膜厚が異なる第1レジスト層31が形成される。領域Aを第2の領域とし、領域Bを第1の領域とすると、第1レジスト層31は、第1の領域及び第2の領域を有している。
【0021】
マスクパターンの半透光部としては、通常の露光に用いられるg線光、i線光に対して透光率が低い膜か、若しくは解像限界以下の遮光パターンが形成された膜を用いることができる。通常のリソグラフィで用いられる解像限界は、以下のRayleighの式により得ることができる。
(式1)R=k*λ/NA
(R;解像限界寸法、k;転写プロセスによる係数、NA;プロジェクション光学系の開口数、λ;露光波長)
通常のLCD製造に用いられるg線の投影リソグラフィでは、k=0.7、NA=0.1、λ=0.437[μm]であることから、解像限界寸法R=3[μm]を得る。そのため、半透光部には、この解像限界寸法よりも十分に小さい2[μm]以下の線幅間隔を有する遮光パターンを形成すればよい。図6は、通常用いられるポジ形レジストにおける露光量と残膜量との関係を示す図である。半透光部を透過する露光量は、この図より、例えば残膜量が30〜50%程度となる露光量となるように設定すればよい。
【0022】
このように所定の形状に形成された第1レジスト層31をマスクとして、領域Cの配線層230及びポリシリコン層220をエッチングして除去する。すなわち、第1及び第2の領域以外の領域(領域C)に位置する配線層230及びポリシリコン層220が除去される。これにより、ポリシリコン層221と、下敷シリコン層231c、金属層231a及び界面導電膜231bを有する配線層231を有する図5に示すTFTアレイ基板11Bが得られる。
配線層230及びポリシリコン層220のエッチングは、エッチングガス及び条件の異なるエッチングで形状を形成することができる。配線層230のエッチングには、ウェットエッチングを用いてもよい。次に、エッチングにより、第1レジスト層31の膜厚を削減する。このエッチングは、領域Bにおいて配線層23が露出する深さまで行う。このように、第1レジスト層31をエッチングし、第1の領域を除去することにより、第2の領域を有する第2レジスト層32を形成する。エッチングには、O2ガスによるRIE(Reactive Ion Etching)を用いることができる。O2ガスによるRIEを行う際には、CF4、SF6等をO2ガスに混合すると、エッチングが安定すると共にエッチング速度が速くなる。
【0023】
次に、図7に示すように、第2レジスト層32をマスクとして、領域Bの配線層231をエッチングにより除去する。エッチング時のサイドエッチによって、配線層23の側面は、ポリシリコン層221の側面よりも内側に形成されることがある。第2レジスト層32は、第2の領域(領域A)にのみ形成されているため、第2の領域以外の配線層231が除去される。これにより、下敷シリコン層23c、金属層23a及び界面導電膜23bを有する配線層23が形成され、TFTアレイ基板11Cを得る。下敷シリコン層231cのエッチングには、ドライエッチングを用いることが好ましい。下敷シリコン層231cをドライエッチングする際には、ドライエッチングの条件を下層のポリシリコン層221のエッチングの特性を十分に考慮して決める必要がある。第2レジスト層32を除去すると、図8に示すTFTアレイ基板11Dが得られる。
【0024】
次に、図9に示すように、配線層23及びポリシリコン層22の表面にゲート絶縁膜24を形成する。このゲート絶縁膜24は、TEOS(Tetra Ethyl Ortho Silicate)を含む材料ガスを用いて、PECVDによりSiO2膜を成膜することができる。ゲート絶縁膜24の上には、スパッタによってAl又はAl合金を堆積し、フォトエッチングにより、ゲート電極層25及びキャパシタ上部電極層26を同時に形成する。ゲート電極層25及びキャパシタ上部電極層26には、画素電極13と電気的接合性のよい材料を選択する必要がある。例えば、画素電極13にITO(Indium Tin Oxide)を用いる場合、ゲート電極層25及びキャパシタ上部電極層26を構成する2層(又は積層)として、金属層25a、26aの表面に、ITOとの接合性がよいTiN等の界面導電膜25b、26bをスパッタにより堆積することが好ましい。これにより、図9に示すTFTアレイ基板11Eが得られる。
【0025】
次に、図10に示すように、ゲート電極層25をマスクとしてイオン注入を行い、ソース領域222b及びドレイン領域222cを形成する。これにより、ソース領域222bとドレイン領域222cの間のチャネル領域222a、ソース領域222b、ドレイン領域222cを有するポリシリコン層222が形成され、図10に示すようなTFTアレイ基板11Fが得られる。マスクとしては、ゲート電極層25に加えゲート電極層25上に形成されるレジスト(図示せず)の両方を用いることもできる。
【0026】
次に、熱処理等により、下敷シリコン層23cからポリシリコン層222側へ不純物を拡散させ、図11に示すように、チャネル領域22a、ソース領域22b及びドレイン領域22cを有するポリシリコン層22を形成する。このように不純物を拡散することで、下敷シリコン層23cと、ソース領域22b、ドレイン領域22cとのコンタクト面積を広げ、配線層23とソース領域22b、ドレイン領域22cとの電気的接続を安定化させる。次に、ゲート絶縁膜24、ゲート電極層25、及びキャパシタ上部電極層26を覆うよう層間絶縁膜27を形成する。コンタクトホール28は、フォトエッチングにより形成され、層間絶縁膜27及びゲート絶縁膜24を貫通する。このフォトエッチングには、ドライエッチングを用いることが望ましい。これにより、図11に示すようなTFTアレイ基板11Gを得る。
【0027】
次に、層間絶縁膜27上及びコンタクトホール28内に画素電極13を形成する。これにより、図3に示すTFTアレイ基板11を得る。透過型LCDを製造する場合には、画素電極13は、ITO(Indium Tin Oxide)、IZO(Indium Zinc Oxide)、ITZO(Indium Tin Zinc Oxide)等の透明導電性の膜をスパッタにより堆積することで形成することができる。反射型LCDを製造する場合には、画素電極13は、AlやAg等の反射電極を用いる。
【0028】
このように構成されたアクティブマトリクス表示装置では、配線層23がチャネル領域22a以外のポリシリコン層22上にも形成され、かつ、多階調露光技術を用いるため、ポリシリコン層22と配線層23のパターニングが1回の写真製版工程でできることにより、製造工程が削減される。本実施形態によれば、レーザ照射によってアモルファスシリコン膜を結晶化する際にアモルファスシリコン膜がメタルと接触しないので結晶化が均一におこなわれ、メタルと接触している場合に発生する結晶化の不均一によるTFT特性のばらつきは発生しない。
【0029】
一般に、ゲート絶縁膜24を構成するシリコン酸化膜やシリコン窒化膜と、ポリシリコン層22とのエッチングの選択性は低く、コンタクトホール28の開口時にポリシリコン層22を突き抜ける。しかしながら、本実施形態では、コンタクトホール28が形成されるゲート絶縁膜24とポリシリコン層22との間にエッチングの選択性の高い配線層23が介在しているため、突き抜けが起りにくい。これにより、安定してコンタクトホール28を形成でき、アクティブマトリクス表示装置の生産性を向上させることができる。なお、配線層23がキャパシタ10の下部電極として機能するため、従来の下部電極用ポリシリコン層は不要である。
【0030】
第2の実施形態.
図12は、本発明の第2の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については、第1の実施形態において説明した図1と同様である。以下、略同一の構成要素については同一符号を付すことによりその説明を省略する。第2の実施形態のTFTアレイ基板の特徴は、画素電極13が第1の実施形態よりも広い面積で配線層23と接続されている点にある。
【0031】
図12に示すように、このTFTアレイ基板は、第1の実施形態と同様に、絶縁基板21、ポリシリコン層22、配線層23、ゲート絶縁膜24、ゲート電極層25、キャパシタ上部電極層26及び層間絶縁膜27を備えて構成されている。層間絶縁膜27上に形成される画素電極13は、画素内所定部の層間絶縁膜27及びその下層のゲート絶縁膜24をエッチング除去後、配線層23の一部の露出部表面に接するよう形成される。
【0032】
このように構成されたTFTアレイ基板は、配線層23と画素電極13を広いコンタクト面積で接続できるため、コンタクト不良による画素の欠陥が生じにくい。また、画素電極13の材料として、透明導電性膜を使い、透過型の液晶表示デバイスを形成した場合には、透過領域となる場所に層間絶縁膜27及びゲート絶縁膜24が無いので、これらの絶縁膜によるバックライトの光量が低下しない。
【0033】
第2の実施形態を半透過型のLCDに適用する場合には、配線層23を反射電極とし、画素電極13を透明電極として構成することができる。この場合には、反射電極(配線層23)の上に位置する透明電極(画素電極13)をできるだけ除去することが好ましい。これにより、反射電極(配線層23)の反射率を向上させることができる。反射電極(配線層23)の上の界面導電膜23bを除去すれば、更に反射率を増大することができる。
【0034】
第3の実施形態.
図13は、本発明の第3の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については、第1の実施形態において説明した図1と同様である。第3の実施形態の特徴は、第1の実施形態における下敷シリコン層23cが設けられていない点にある。下敷シリコン層23cには、導電性不純物が含まれているので、nチャネル型又はPチャネル型TFTのどちらか一方のみで構成されるアクティブマトリクス表示装置には有利である。しかし、nチャネル型及びPチャネル型TFTの双方により形成される相補型の回路構成を含むアクティブマトリクス表示装置では、下敷シリコン層23cの導電型を区別するためのパターニング工程が必要となる。第3の実施形態は、下敷シリコン23cがなく、このようなパターニング工程がない。但し、配線層23を介してポリシリコン層へ導電性不純物イオンをドーピングする工夫が必要となる。
【0035】
金属層23aの底面には、界面導電膜23dが形成されている。ソース領域22b及びドレイン領域22cは、配線層23をパターン形成後、又は配線層23のパターン形成前に、この配線層23を介して導電性不純物のドーピングを行うことにより形成する。なお、他の構成は第1の実施形態と略同一であるためその説明を省略する。
【0036】
ゲート電極層25とチャネル領域22aを自己整合させるには、ゲート電極層25を形成後、ゲート電極層25をマスクにして、ソース領域22bおよびドレイン領域22cを選択イオン注入により形成することが望ましい。この選択イオン注入の際、ソース領域22b、ドレイン領域22cのポリシリコン層22上の配線層23はイオン注入の障害となる。イオン注入時はイオン注入部のゲート絶縁膜24の膜厚の削減や配線層23の膜厚の削減等の工夫が必要である。金属層23aおよび界面導電膜23b、22dには比較的イオンストッピングパワーの低い材質が望ましい。イオン注入のシミュレーションソフトウェアであるSRIM (非特許文献1)によれば、イオンエネルギー100〜200[keV]におけるイオンストッピングパワーの順位は次のようになる。
【非特許文献1】James F. Ziegler, "The Stopping and Range of Ions in Matter",[online], [平成19年4月2日検索], インターネット<URL:http://www.srim.org/>
【0037】
リンイオンにおけるストッピングパワー順位 ;Si<Al<Ti<Zr≦Sn<Cu
ボロンイオンにおけるストッピングパワー順位 ;Si<Al<Ti≦Zr<Sn<Cu
上記の順位から配線層23aはAl膜、界面導電膜23b、23cはTi、Zrおよび導電性のTi、Zr化合物を含む膜とすることが望ましい。もしくは配線層23をTi、Zrおよび導電性のTi、Zr化合物を含む単層膜とすることが望ましい。但し、配線抵抗からみれば、Alと界面導電膜の組み合わせが好ましい。
【0038】
非特許文献1によれば、リンイオンの注入深さはボロンイオンの注入深さの約1/3であるため、リンイオンはボロンイオンに比較して注入が困難である。n型領域を形成するリンイオンは、p型領域を形成するボロンイオンに対し、約3倍の注入エネルギーを要する。
【0039】
非特許文献1によれば、ゲート絶縁膜24を膜厚300Åのシリコン酸化膜、配線層23を膜厚650ÅのAl膜、界面導電膜23b、23dを膜厚200ÅのTi膜としたとき、リンイオンをポリシリコン層22へ注入するためのエネルギーは、100[keV]以上必要となる。Alによって形成された配線層23の膜厚のみ1600Åに変更した場合には、注入エネルギーは200[keV]以上必要となる。
【0040】
同様に非特許文献1によれば、ゲート絶縁膜24を膜厚300Åのシリコン酸化膜、配線層23を膜厚2100ÅのAl膜、界面導電膜23b、23dを膜厚200ÅのTi膜としたとき、ボロンイオンをポリシリコン層22へ注入するためのエネルギーは、100[keV]以上必要となる。リンイオン注入の条件と比較すれば、ボロンイオン注入がはるかに容易である事が分かる。
【0041】
このように構成されたTFTアレイ基板は、nチャネル型及びpチャネル型TFTのトランジスタの双方により形成される相補型の回路構成を含むアクティブマトリクス表示装置に適用すると、下層のポリシリコン層22の導電型に応じて下敷シリコン層23cのパターニングを行う必要がない。これにより、アクティブマトリクス表示装置の製造工程を簡略化し、生産性を向上させることができる。なお、第3の実施形態において、第2の実施形態を実施し、画素電極13を第1の実施形態よりも広い面積で配線層23と接続することも可能である。
【0042】
第4の実施形態.
図14は、本発明の第4の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については第1の実施形態において説明した図1と同様である。第4の実施形態の特徴は、第1の実施形態においてソース領域22b上方に形成された配線層23がチャネル領域22aに一部で接している点にある。ここで、配線層23には、下敷シリコン層23cが形成されているため、金属層23aとチャネル領域22aは接続されずショートしない。ゲート電極層25は、第1の実施形態よりもソース領域22b側に形成されている。このTFTアレイ基板の製造方法は、第1の実施形態において、ゲート電極層25をソース領域22b上の配線層23に重なるように形成する。
【0043】
このように、ソース領域22bの配線層23と重ならない領域を削減することにより、TFT素子14の有する寄生抵抗のうち大きな割合を占めるソース領域22bの抵抗を低減することができる。第4の実施形態を、LDD(Lightly Doped Drain)構造やGOLD(Gate Overlapped Lightly Doped Drain)構造を有するTFTアレイ基板に適用すると、ソース側の抵抗を更に低減することができる。ただし、第4の実施形態では、配線層23の開口精度が悪くなるため、第1の実施形態に比べてゲート長にバラつきが生じる場合がある。
【0044】
第5の実施形態.
図15は、本発明の第5の実施形態に係るTFTアレイ基板の一部断面図である。全体構成については、第1の実施形態において説明した図1と同様である。第5の実施形態の特徴は、配線層23がチャネル領域22a表面の両側で接している点にある。配線層23には下敷シリコン層23cが形成されているため下敷シリコン層23cがソース領域22b、ドレイン領域22cを構成し、金属層23aは、チャネル領域22aに対し電気的にショートすることはない。このTFTアレイ基板の製造方法は、第1の実施形態において、ゲート電極層25をソース領域22b、ドレイン領域22c上の配線層23に重なるように形成すればよい。
【0045】
この構造により、ソース領域22b、ドレイン領域22cは配線層23に直接接続するため、ソース領域22b、ドレイン領域22cの抵抗は低減し、TFT素子14の寄生抵抗が大きく減少する。ソース領域22b及びドレイン領域22cの表面は、配線層23によって覆われているため、イオン注入工程を省略することができる。下敷シリコン層23cには、n型又はp型の不純物がドープされているが、この不純物濃度を制御することで、チャネル領域22aとドレイン領域22cとの界面の電界強度を低減させホットエレクトロン効果を低減することができる。第5の実施形態では、配線層23の開口精度が悪くなるため、第1の実施形態に比べてゲート長にバラつきが生じる場合がある。
【0046】
第1〜第5の実施形態では、レーザアニーリングにより形成される低温ポリシリコンをTFT素子14としたアクティブマトリクス表示装置を例としている。このような低温ポリシリコンの代わりに、他の方法により形成される低温ポリシリコンや、他の様々な方法によって形成される結晶性シリコンを用いることでも本発明の効果を奏することができる。例えば、マイクロクリスタルシリコンをTFT素子としたアクティブマトリクス表示装置においても本発明を実施することができる。
【0047】
本発明の生産性及び信頼性向上の効果は、結晶性シリコンだけでなく、非晶質シリコンを用いることでも奏する。非晶質シリコンを用いる場合はシリコン層22と導電性不純物を含む下敷シリコン層23cは連続して形成することができ、生産性は更に向上する。
【0048】
第1〜第5の実施形態では、SA(Self Aligned)TFTについて説明したが、LDDやGOLD構造のTFTについても本発明を適用することができる。なお、第1〜第5の実施形態では、LCDを例としているが、本発明はLCDに限定されるものではなく、アクティブマトリクス型有機ELなど他のアクティブマトリクス表示装置にも適用することができる。ボトムエミッション型の有機ELに本発明を適用する場合には、透過型LCDと同様に、画素電極13をITO、IZO、IZTO等の透明電極を用いる。トップエミッション型の有機ELに本発明を適用する場合には、画素電極13としてITO、IZO、IZTO等の透明電極と、AlやAg等の高反射材を積層させた反射電極を用いる。これにより、種種のアクティブマトリクス表示装置において上記したLCDと同様の効果を奏することができる。
【図面の簡単な説明】
【0049】
【図1】第1の実施形態に係るアクティブマトリクス表示装置の平面図である。
【図2】第1の実施形態に係るTFTアレイ基板を示す平面図である。
【図3】図2のX−Y断面図である。
【図4】第1の実施形態に係るTFTアレイ基板の第1工程図である。
【図5】第1の実施形態に係るTFTアレイ基板の第2工程図である。
【図6】露光量と残膜量との関係を示す図である。
【図7】第1の実施形態に係るTFTアレイ基板の第3工程図である。
【図8】第1の実施形態に係るTFTアレイ基板の第4工程図である。
【図9】第1の実施形態に係るTFTアレイ基板の第5工程図である。
【図10】第1の実施形態に係るTFTアレイ基板の第6工程図である。
【図11】第1の実施形態に係るTFTアレイ基板の第7工程図である。
【図12】第2の実施形態に係るTFTアレイ基板の一部断面図である。
【図13】第3の実施形態に係るTFTアレイ基板の一部断面図である。
【図14】第4の実施形態に係るTFTアレイ基板の一部断面図である。
【図15】第5の実施形態に係るTFTアレイ基板の一部断面図である。
【符号の説明】
【0050】
10...キャパシタ
13...画素電極
21...絶縁基板
22...ポリシリコン層
22a...チャネル領域
22b...ソース領域
22c...ドレイン領域
23...配線層
24...ゲート絶縁膜
25...ゲート電極層
26...キャパシタ上部電極層
27...層間絶縁膜
28...コンタクトホール
【特許請求の範囲】
【請求項1】
互いに交差する複数の走査線と複数のデータ線が配置され、前記走査線と前記データ線によって囲まれた領域に一つの画素が形成され、前記画素毎に対応して、前記走査線及び前記データ線の交点毎に、前記走査線及び前記データ線と接続された薄膜トランジスタを有するアクティブマトリクス表示装置であって、
前記薄膜トランジスタのソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に形成されたチャネル領域を有するシリコン層と、
前記シリコン層の上に形成され前記ソース領域に接続された第1の配線層、及び前記シリコン層の上に形成され前記ドレイン領域に接続された第2の配線層と、
前記第1及び第2の配線層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極層と、を有し、
前記第1の配線層の前記チャネル領域から遠方側の側面、及び前記第2の配線層の前記チャネル領域から遠方側の側面は、前記シリコン層が有する側面よりもはみ出さない
ことを特徴とするアクティブマトリクス表示装置。
【請求項2】
前記第2の配線層を下部電極として、
前記ゲート絶縁膜上に形成されたキャパシタ上部電極層と、
前記ゲート電極層及び前記キャパシタ上部電極層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第2の配線層に接続された画素電極と、
を更に備えたことを特徴とする請求項1記載のアクティブマトリクス表示装置。
【請求項3】
前記画素電極は、前記ゲート絶縁膜及び前記層間絶縁膜に形成されたコンタクトホールを介して前記第2の配線層に接続されることを特徴とする請求項2記載のアクティブマトリクス表示装置。
【請求項4】
前記画素電極は、前記第2の配線層の端部を含む領域に接続されることを特徴とする請求項2記載のアクティブマトリクス表示装置。
【請求項5】
前記第1の配線層又は前記第2の配線層のうち少なくとも一方は、その底面に導電性を有する下敷シリコン層を備え、前記ソース領域又は前記ドレイン領域を介して前記チャネル領域と電気的に接続されていることを特徴とする請求項1乃至4のうちいずれか1項に記載のアクティブマトリクス表示装置。
【請求項6】
前記第2の配線層は、前記アクティブマトリクス表示装置の表示面側からの入射光を反射させて表示に寄与する反射電極としての機能を有することを特徴とする請求項2乃至5のうちいずれか1項に記載のアクティブマトリクス表示装置。
【請求項7】
前記第1の配線層及び前記第2の配線層は、Ti、Cr、Ta、W、Mo、TiN、ZrN、WN及びVNのうち少なくとも1つを含むことを特徴とする請求項1乃至6のうちいずれか1項に記載のアクティブマトリクス表示装置。
【請求項8】
複数の走査線、複数のデータ線、及び前記走査線と前記データ線に接続された薄膜トランジスタを有するアクティブマトリクス表示装置の製造方法であって、
絶縁基板の一主面上にシリコン層を形成し、
前記シリコン層の全面に配線層を形成し、
前記配線層上に膜厚の異なる第1及び第2の領域を有する第1のレジストを形成し、
前記第1のレジスト以外の領域の前記配線層及び前記シリコン層を除去し、
前記第1のレジストの前記第1の領域の膜厚分のレジストを除去することにより前記第2の領域を有する第2のレジストを形成し、
前記第2のレジスト以外の領域の前記配線層を除去し、
前記第2のレジストを除去し、
前記シリコン層及び前記配線層上にゲート絶縁膜を形成する
ことを特徴とするアクティブマトリクス表示装置の製造方法。
【請求項9】
前記ゲート絶縁膜上に、ゲート電極層及びキャパシタ上部電極層を同時に形成し、
前記ゲート電極層及び前記キャパシタ上部電極層を覆う層間絶縁膜を形成し、
前記層間絶縁膜上に画素電極を形成する
ことを特徴とする請求項8記載のアクティブマトリクス表示装置の製造方法。
【請求項10】
前記第1及び第2の領域は、透光部、遮光部、及び半透光部を有するマスクパターンを介して露光することにより形成されることを特徴とする請求項8又は9記載のアクティブマトリクス表示装置の製造方法。
【請求項1】
互いに交差する複数の走査線と複数のデータ線が配置され、前記走査線と前記データ線によって囲まれた領域に一つの画素が形成され、前記画素毎に対応して、前記走査線及び前記データ線の交点毎に、前記走査線及び前記データ線と接続された薄膜トランジスタを有するアクティブマトリクス表示装置であって、
前記薄膜トランジスタのソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に形成されたチャネル領域を有するシリコン層と、
前記シリコン層の上に形成され前記ソース領域に接続された第1の配線層、及び前記シリコン層の上に形成され前記ドレイン領域に接続された第2の配線層と、
前記第1及び第2の配線層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極層と、を有し、
前記第1の配線層の前記チャネル領域から遠方側の側面、及び前記第2の配線層の前記チャネル領域から遠方側の側面は、前記シリコン層が有する側面よりもはみ出さない
ことを特徴とするアクティブマトリクス表示装置。
【請求項2】
前記第2の配線層を下部電極として、
前記ゲート絶縁膜上に形成されたキャパシタ上部電極層と、
前記ゲート電極層及び前記キャパシタ上部電極層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第2の配線層に接続された画素電極と、
を更に備えたことを特徴とする請求項1記載のアクティブマトリクス表示装置。
【請求項3】
前記画素電極は、前記ゲート絶縁膜及び前記層間絶縁膜に形成されたコンタクトホールを介して前記第2の配線層に接続されることを特徴とする請求項2記載のアクティブマトリクス表示装置。
【請求項4】
前記画素電極は、前記第2の配線層の端部を含む領域に接続されることを特徴とする請求項2記載のアクティブマトリクス表示装置。
【請求項5】
前記第1の配線層又は前記第2の配線層のうち少なくとも一方は、その底面に導電性を有する下敷シリコン層を備え、前記ソース領域又は前記ドレイン領域を介して前記チャネル領域と電気的に接続されていることを特徴とする請求項1乃至4のうちいずれか1項に記載のアクティブマトリクス表示装置。
【請求項6】
前記第2の配線層は、前記アクティブマトリクス表示装置の表示面側からの入射光を反射させて表示に寄与する反射電極としての機能を有することを特徴とする請求項2乃至5のうちいずれか1項に記載のアクティブマトリクス表示装置。
【請求項7】
前記第1の配線層及び前記第2の配線層は、Ti、Cr、Ta、W、Mo、TiN、ZrN、WN及びVNのうち少なくとも1つを含むことを特徴とする請求項1乃至6のうちいずれか1項に記載のアクティブマトリクス表示装置。
【請求項8】
複数の走査線、複数のデータ線、及び前記走査線と前記データ線に接続された薄膜トランジスタを有するアクティブマトリクス表示装置の製造方法であって、
絶縁基板の一主面上にシリコン層を形成し、
前記シリコン層の全面に配線層を形成し、
前記配線層上に膜厚の異なる第1及び第2の領域を有する第1のレジストを形成し、
前記第1のレジスト以外の領域の前記配線層及び前記シリコン層を除去し、
前記第1のレジストの前記第1の領域の膜厚分のレジストを除去することにより前記第2の領域を有する第2のレジストを形成し、
前記第2のレジスト以外の領域の前記配線層を除去し、
前記第2のレジストを除去し、
前記シリコン層及び前記配線層上にゲート絶縁膜を形成する
ことを特徴とするアクティブマトリクス表示装置の製造方法。
【請求項9】
前記ゲート絶縁膜上に、ゲート電極層及びキャパシタ上部電極層を同時に形成し、
前記ゲート電極層及び前記キャパシタ上部電極層を覆う層間絶縁膜を形成し、
前記層間絶縁膜上に画素電極を形成する
ことを特徴とする請求項8記載のアクティブマトリクス表示装置の製造方法。
【請求項10】
前記第1及び第2の領域は、透光部、遮光部、及び半透光部を有するマスクパターンを介して露光することにより形成されることを特徴とする請求項8又は9記載のアクティブマトリクス表示装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2008−270241(P2008−270241A)
【公開日】平成20年11月6日(2008.11.6)
【国際特許分類】
【出願番号】特願2007−106829(P2007−106829)
【出願日】平成19年4月16日(2007.4.16)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成20年11月6日(2008.11.6)
【国際特許分類】
【出願日】平成19年4月16日(2007.4.16)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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