【課題】銅−マンガン合金技術を用いて銅コンタクトを形成する場合において、コンタクトホールの底部にもバリア層としてのマンガン酸化物層を形成させる。
【解決手段】半導体装置１００は、半導体基板１０１上に形成された金属含有化合物層１０２と、金属含有化合物層１０２上を含む半導体基板１０１上に形成された絶縁体膜１０３と、絶縁体膜１０３に、金属含有化合物層１０２に達するように形成されたコンタクトホール１０４と、コンタクトホール１０４に形成されたコンタクトプラグと、絶縁体膜１０３及び金属含有化合物層１０２のそれぞれとコンタクトプラグとの間に形成されたマンガン酸化物層１１９とを備える。 （もっと読む）

【課題】メタル材をハードマスクにして絶縁膜をエッチングする際の加工ダメージを抑制する半導体装置の製造方法を提供する。
【解決手段】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程Ｓ１０４と、絶縁膜上に、金属含有膜を形成する工程Ｓ１０８と、金属含有膜上に、Ｓｉ及びＣを含有するか又はＮ及びＣを含有する炭素含有膜を形成する工程Ｓ１１０と、炭素含有膜を選択的にエッチングする工程Ｓ１１８と、エッチングにより形成された開口部が転写されるように金属含有膜を選択的にエッチングする工程Ｓ１２６と、炭素含有膜の開口部とは異なる表面が露出した状態で、炭素含有膜と金属含有膜とをマスクとして絶縁膜をエッチングする工程Ｓ１２８と、を備えたことを特徴とする。 （もっと読む）

【課題】シェアードコンタクト構造が用いられた場合にも、小さい抵抗で電極との電気的接続をとることができる半導体装置およびその製造方法を提供する。
【解決手段】ポリシリコン電極５ａ上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第１の膜が形成され、第１のシリサイド膜ＳＬ１ａが形成される。ソース／ドレイン領域７ａおよび第１のシリサイド膜ＳＬ１ａを覆う絶縁膜が形成される。絶縁膜に、ソース／ドレイン領域７ａ上と、第１のシリサイド膜ＳＬ１ａ上とに跨る開口部が形成される。開口部の底面の上に、シリコンと化合することによりシリサイドを形成することができる金属元素を含有する第２の膜が形成され、第２のシリサイド膜ＳＬ２ａが形成される。開口部を導体で充填することにより、ソース／ドレイン領域７ａ上と、第２のシリサイド膜ＳＬ２ａ上とに跨るプラグＰＧａが形成される。 （もっと読む）

【課題】 半導体集積回路等の微細な集積回路の修正等を行う際、配線を低抵抗で形成することができる集積回路の配線形成方法を提供する。
【解決手段】 集積回路２上の配線を必要とする部分２ｃｘを集束イオンビーム１０ａにより掘出す工程と、掘出し工程によって掘出された部分に対し、銀４０をコートした走査トンネル顕微鏡探針２１に電圧パルスを印加して該探針から銀原子を移動させる走査トンネル顕微鏡法により、銀配線４ｃを形成する工程とを有する集積回路の配線形成方法であって、配線を必要とする部分の線幅が１μｍ以下である場合は走査トンネル顕微鏡法を用い、線幅が１μｍを超える場合は、集積回路上の配線を必要とする部分に対し、非サーマル方式のインクジェット装置から銀粒子を含むインクを噴射した後に、レーザー又は加熱した走査プローブ顕微鏡の探針でインクを乾燥させるインクジェット法により銀配線を形成する。 （もっと読む）

【課題】半導体素子とコンタクトプラグとが高精度で位置合わせされた半導体装置の製造方法を提供する。
【解決手段】半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、第１構造体が露出するまで開口２を設ける。 （もっと読む）

【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。平面視において、ゲート電極層ＧＥ１、ＧＥ２のシェアードコンタクトホールＳＣ１、ＳＣ２が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２）が、ゲート電極層ＧＥ１、ＧＥ２のチャネル形成領域ＣＨＮ１、ＣＨＮ２上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１）に対してずれて位置している。 （もっと読む）

【課題】貫通電極と有し、信頼性の高い半導体装置を提供する。
【解決手段】半導体基体１１上に絶縁層２２が形成され、半導体基体１１及び絶縁層２２を貫通するビアホール１４が形成され、ビアホール１４の内側面に、絶縁層１６，１７を介して導電層１９が形成された貫通電極２６が構成され、ビアホール１４の内側面に形成される絶縁層１６，１７の表面が、半導体基体１１と半導体基体１１上に形成される絶縁層２２との界面の凹部１５を埋め込んでほぼ平坦化する形状である半導体装置を構成する。 （もっと読む）

【課題】製造工程中にダメージを受けても、良好な品質を示す低誘電率膜を備えた半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に低誘電率膜１４を形成する工程（ａ）と、低誘電率膜１４に凹部２０を形成する工程（ｂ）と、工程（ｂ）の後、低誘電率膜１４に有機溶液４を塗布する工程（ｃ１）と、シリル化溶液５を用いて低誘電率膜１４をシリル化する工程（ｃ２）とを順に行う工程（ｃ）と、工程（ｃ）の後、凹部２０に金属を埋め込むことで、低誘電率膜１４にビアプラグ及び金属配線のうち少なくとも１つを形成する工程（ｄ）とを備えている。工程（ｃ２）の前に、工程（ｃ１）を行うことで、シリル化溶液５の低誘電率膜１４に対する浸透性が向上する。 （もっと読む）

【課題】本発明は、コンタクトプラグの高抵抗化を抑制することができ、また当該コンタクトプラグの構成材料のソース・ドレイン領域への拡散が起こらず、かつ簡略な製造プロセスにより作製可能な半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ゲート電極４、第一の層間絶縁膜７、第一のコンタクトプラグ８、第二の層間絶縁膜９および第二のコンタクトプラグ１０を有する。第一の層間絶縁膜７の上面は、ゲート電極４の上面と同じ高さ位置である。第一のコンタクトプラグ８は、第一の層間絶縁膜７の膜厚方向に貫通して形成され、下面においてソース・ドレイン領域５と電気的に接続され、第一の電気抵抗率を有する。第二のコンタクトプラグ１０は、第二の層間絶縁膜９の膜厚方向に貫通して形成され、下面において第一のコンタクトプラグ８の上面と電気的に接続され、第一の電気抵抗率より低い第二の電気抵抗率を有する。 （もっと読む）

【課題】本発明は受動素子を備えた半導体装置及びその製造方法に関し、装置の小型化を図りつつ、かつ誘電損失の発生を抑制することを課題とする。
【解決手段】半導体チップ１１と、半導体チップ１１を貫通して形成された１５，１６とを有した半導体装置であって、半導体チップ１１の第１面３５Ａ（主面）に対する反対側の第２面３５Ｂに、貫通電極１５と接続したグランド層２８と、貫通電極１６に接続したパッチアンテナ３３とをSiO₂又はSiNよりなる無機絶縁層３０を介して積層した構成とする。 （もっと読む）

【課題】工程を増やすことなく、１枚のマザーガラス基板上に所望の部分にそれぞれ精密に配線の側面の角度を異ならせた配線を提供することを課題とする。
【解決手段】多階調マスクを用いることで１つのフォトレジスト層を１枚のマザーガラス基板から遠ざかる方向に向かって断面積が連続的に減少するテーパ形状を有するフォトレジスト層を形成する。１本の配線を形成する際、１枚のフォトマスクを用い、金属膜を選択的にエッチングすることで、場所によって側面形状（具体的には基板主平面に対する角度）が異なる１本の配線を得る。 （もっと読む）

【課題】高集積化された半導体装置において、配線層間の容量を低減し耐圧を向上させた配線構造を提供する。
【解決手段】配線構造の製造方法が、基板上に層間絶縁層を形成する工程と、層間絶縁層をエッチングしてトレンチを形成する工程であって、トレンチは、その側壁が平坦面と外方に傾斜したファセット面とを有するように形成される工程と、トレンチを埋めるように、層間絶縁層上に配線層を堆積する工程と、ＣＭＰ法を用いて、層間絶縁層上の配線層を除去し、トレンチ内に配線層を残す工程と、トレンチのファセット面が無くなるまで層間絶縁層の膜厚を減じる第１エッチング工程と、トレンチの平坦面を含む平面より外方に飛び出した配線層を部分的に除去する第２エッチング工程と、配線層を覆うように拡散防止膜を形成する拡散防止膜形成工程とを含む。 （もっと読む）

【課題】 下にある金属線の露出とその上の接点の形成を可能にするためにビア開口部の深さを拡張する方法を提供する。
【解決手段】 不完全なビア開口部を有する相互接続構造は、ビア開口部を深くし、金属線を露出するように処理される。相互接続構造が金属パッドまたはブランケット金属層を含む場合、不完全なビア開口部を露出するために、下にある誘電体層に応じて選択的に金属パッドまたは金属層が除去される。最適誘電体スタックに対する金属線の上の全誘電体厚の差を補償するために、不完全なビア開口部内に他の誘電体層が形成される。その上にフォトレジストが塗布され、パターン形成される。変更なしまたは最小限の変更で、正規のビア開口部の形成のための異方性エッチングを使用して、適切なビア開口部を形成し、金属線を露出することができる。金属パッドと金属線の間に電気的接触が提供されるように、金属線の上に金属パッドが形成される。 （もっと読む）

【課題】ダメージ回復処理単独でのプロセス確認を行うことができ、プロセス条件のずれを高感度で検出することができるダメージ回復処理の処理条件検査方法を提供すること。
【解決手段】エッチングおよびアッシングによりダメージを受けたＬｏｗ−ｋ膜に対して処理ガスによりＯＨ基部分を改質するダメージ回復処理の処理条件検査方法は、ＯＨ基含有フォトレジスト膜が形成されたウエハを準備する工程と、そのフォトレジスト膜の初期膜厚を測定する工程と、初期膜厚測定後の基板にダメージ回復処理としてのシリル化処理を施す工程と、シリル化処理後のフォトレジスト膜の膜厚を測定する工程と、シリル化処理前後のフォトレジスト膜の膜厚差を求める工程と、その膜厚差に基づいてシリル化処理の処理条件の適否を判断する工程とを含む。 （もっと読む）

【課題】素子形成領域間の分離絶縁膜を保護し、接合リークなしに素子と配線膜とを電気的に接続することができる半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１に形成されて素子形成領域２を画定する分離絶縁膜３と、素子形成領域２に形成された素子と、素子および分離絶縁膜３を覆うように半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５をエッチングして形成されたコンタクトホール内に埋め込まれて素子と電気的に接続する配線膜６、７とを備え、少なくとも分離絶縁膜３と層間絶縁膜５との間に、前記エッチングによる分離絶縁膜３の浸食を防止するための３層以上の絶縁膜４ａ、４ｂ、４ｃが積層されてなる保護積層膜４が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】フォトレジストパターンの側壁にスペーサ膜を形成し、スペーサをエッチングマスクとして用いて微細金属パターンを形成すると同時に、金属配線の断線部分は前記フォトレジストパターン間の間隔を狭めて前記スペーサが接し合うようにし、微細金属パターンが形成されることを防止する半導体素子の金属配線方法の提供。
【解決手段】半導体基板上に絶縁膜を形成する段階と、前記絶縁膜を含んだ全体構造上に複数（多数）の平行なフォトレジストパターンを形成する段階と、前記フォトレジストパターンの側壁にスペーサを形成する段階と、前記フォトレジストパターンを除去して前記絶縁膜を露出させる段階と、前記露出する絶縁膜をエッチングしてダマシンパターンを形成する段階と、前記スペーサを除去する段階と、前記ダマシンパターンを含んだ全体構造上に金属物質を形成した後、平坦化して金属配線を形成する段階とを含む、半導体素子の金属配線形成方法を提供する。 （もっと読む）

【課題】 異常な反応を起こる可能性を低減し、半導体集積回路装置の特性並びに歩留りの維持、向上を図ることが可能な基板処理方法を提供すること。
【解決手段】 被処理基板（Ｗ）を、弗素を含む処理ガスを含む雰囲気下でガス処理し、被処理基板（Ｗ）の表面に弗素を含む反応生成物（３１２）を形成する第１の工程と、ガス処理後の被処理基板（Ｗ）を加熱処理し、弗素と反応する反応ガスを含む雰囲気下でガス処理する第２の工程と、を具備する。 （もっと読む）

集積回路のための相互接続構造体に、銅線の核形成、成長及び接着を促進する窒化コバルトの層が組み込まれる。銅の拡散バリヤーとして機能し、かつ窒化コバルトと下地の絶縁体の間の接着性も増加させる、窒化タングステン又は窒化タンタルなどの耐熱性の金属窒化物又は金属炭化物層上に窒化コバルトを堆積してよい。窒化コバルトは、新規なコバルトアミジナート前駆体からの化学気相成長により形成され得る。窒化コバルト上に堆積された銅層は、高い電気伝導度を示し、マイクロエレクトロニクスにおける銅伝導体の電気化学的な堆積のための種層として機能できる。 （もっと読む）

【課題】気密性や耐湿性、耐薬品性に優れた半導体パッケージ構造を得る。
【解決手段】半導体基材と、該半導体基材の一方の面側に配置された機能素子及び該機能素子に第１の配線を介して電気的に接続されたパッドと、該パッドと電気的に接続され前記半導体基材の一方の面から他方の面に至る微細な孔内に絶縁膜Ａを介して第１の導電体を充填してなる貫通電極とを少なくとも備えてなる第１の基板、及び前記機能素子の周囲に配置された封止材を用いて前記第１の基板の一方の面と接合されてなる第２の基板からなる半導体パッケージであって、前記絶縁膜Ａは、前記半導体基材の他方の面に配置される絶縁膜Ｂ、前記半導体基材の外側面に配置される絶縁膜Ｃ及び前記封止材の外側面に配置される絶縁膜Ｄと連結して形成した半導体パッケージとした。さらに前記絶縁膜の外側を導電体で二重に覆ったものとすればなお良い。 （もっと読む）

【課題】ビット線コンタクトの接続不良や高抵抗不良等の発生を防止する。
【解決手段】本発明の半導体装置は、半導体基板１上に不揮発性のメモリセルを行列状に配置したメモリセルアレイを備え、各メモリセルにおけるビット線コンタクトＣＢを１つおきにビット線方向にずらして２列に配置するように構成し、ビット線コンタクトＣＢを、活性領域３に下端を接続する下部コンタクトプラグ７と、下部コンタクトプラグ７に縦積みされビット線ＢＬに上端を接続する上部コンタクトプラグ５とから構成し、更に、上部コンタクトプラグ５を、ビット線ＢＬに接続される第１のプラグ部５ａと、この第１のプラグ部５ａの上端の内径寸法より内径寸法が大きな大径部を有し、下部コンタクトプラグ７に接続された第２のプラグ部５ｂとから構成した。 （もっと読む）