【課題】画素内トランジスタのノイズ低減やＦＤ部周辺の結晶欠陥を有効に防止でき、画質の向上を図る。
【解決手段】シリコン基板１００の所定位置に素子分離領域（ＬＯＣＯＳもしくはＳＴＩ）１２１を形成した後、拡散層素子分離部１１０用のシリコン酸化膜１１１を形成する。その後、各種のイオン注入やゲート電極パターンの形成を行い、層間絶縁膜１１４を形成する。その後、長さの異なる接続孔１１６、１１７、１２６、１２７を別工程のエッチングによって順次形成し、各接続孔１１６、１１７、１２６、１２７に導電性材料（タングステン／窒化チタン／チタン）を埋め込み、長さの異なる金属製のプラグ１１８、１１９、１２８、１２９を形成する。また、ＦＤ部に対応するプラグは、一部をポリシリコン材で置換することができる。 （もっと読む）

【課題】ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供する。
【解決手段】半導体装置の製造方法は、まず、ゲート電極７の上面に窒化シリコン膜８を形成し、その側面に窒化シリコンからなる第１サイドウォールスペーサ１４および酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。また、ＤＲＡＭのメモリセル領域以外のＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１においては、高濃度Ｎ形半導体領域１６，１６ｂおよび高濃度Ｐ形半導体領域１７が第２サイドウォールスペーサ１５に対して自己整合に形成される。 （もっと読む）

半導体構造の形成方法は、絶縁材料からなる層（２１０）を備えた半導体基板を設ける。絶縁材料からなる層内には凹部が設けられている。凹部には銀を含む材料（２１６）が充填されており、場合によってはロジウム（２１４），（２１７）で被覆されている。
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【課題】自己整合接点とローカル相互接続の両方を有する半導体デバイスを形成する際に必要とされるマスクの数及びマスキングのステップ数を減らす方法を提供すること。
【解決手段】半導体基板内に複数のトランジスタを形成し、この半導体基板を覆うように第１の誘電体層を形成する。第１のトランジスタ部分と第２のトランジスタ部分を露出するための第１開口を形成するために、第１の誘電体層を選択的にエッチングする。導電性材料が第１トランジスタ部分と第２トランジスタ部分の間の併合接点を規定する第１開口内に堆積される。この併合接点は、ゼロウィンドゥレベルで形成され、広いランディングパッド領域を提供することを特徴とする。 （もっと読む）

【課題】分離溝の幅を縮小させても半導体装置の特性悪化および信頼性不良を発生させないようにすること。
【解決手段】第１シリコン基板１上にシリコン酸化膜２を介して第２シリコン基板３が積層された基板と、素子（ゲート電極１４ａ、ソース／ドレイン領域１７）が形成された素子形成領域Ｒ１と、基板コンタクト用開口部９が形成された基板コンタクト用開口部領域Ｒ３と、第２シリコン基板３上の素子間を分離する分離溝８が形成された分離溝領域Ｒ２と、分離溝８の表面に形成されたシリコン酸化膜１０と、分離溝８に充填されたポリシリコン１１と、基板コンタクト用開口部領域Ｒ３のシリコン酸化膜２、１８を貫通して第１シリコン基板１に通ずる下穴２２と、下穴２２内にて第１シリコン基板１と接続される配線層２５と、を備える。 （もっと読む）

【課題】ＲＦバイポーラトランジスタにおける高利得化および高効率化を実現できる技術を提供する。
【解決手段】平面でコレクタ引き出し領域７を取り囲み、分離部６、コレクタ領域４およびコレクタ埋め込み領域２を貫通して基板１に達する溝８内に絶縁膜を埋め込んで形成した分離部８Ａによってｐ^＋型の分離領域３とｎ^＋型のコレクタ埋め込み領域２との間、およびｐ^＋型の分離領域５とｎ型のコレクタ領域４（ｎ^＋型のコレクタ引き出し領域７）との間での素子分離を行う。また、絶縁膜１６、酸化シリコン膜１２、９、半導体領域７Ｐおよび分離領域５、３を貫通し基板１に達する溝１７内に導電性膜を埋め込んで形成した導電体層１８によってエミッタ配線（配線２２Ｄ）と基板１との間の電流経路を形成し、エミッタ配線と基板１との間のインピーダンスを低減する。 （もっと読む）

【課題】応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置が，半導体基板，ゲート絶縁膜，ゲート電極，ゲート側壁絶縁膜，層間絶縁膜，配線層，層間接続部，応力印加膜と，を具備する。この応力印加膜は，半導体基板と層間絶縁膜との間に配置される第１の部分と，ゲート電極と層間絶縁膜との間に配置される第２の部分と，ゲート側壁絶縁膜と層間絶縁膜との間に配置される第３の部分と，貫通孔の内面と層間接続部との間に配置される第４の部分と，を有し，かつ半導体基板に応力を印加する。 （もっと読む）

【課題】ゲート配線および半導体基板に達するコンタクトホールを精度よく形成可能な半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとを同一の半導体基板１１に備えた半導体装置の製造方法であって、ＮＭＯＳ領域１１Ａの半導体基板１１上に第１のストレスライナー膜４１を形成する第１工程と、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂの境界部１１Ｃ上で第１のストレスライナー膜４１に一部が重なるように、ＰＭＯＳ領域１１Ｂの半導体基板１１上に第２のストレスライナー膜４３を形成する第２工程と、第１のストレスライナー膜４１に重ねて設けられた第２のストレスライナー膜４３を除去する第３工程とを有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】工程を簡略化することができ、層間絶縁膜を容易に平坦化できる半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板５が準備される。第１半導体層１０ａとＢＯＸ層３０ａとがエッチングされて、トレンチ５１ａ，５２ａ，５３ａが形成される。トレンチ５１ａ，５２ａ，５３ａは、素子分離のためのトレンチである。トレンチ５１ａ，５２ａ，５３ａにより露出された第２半導体層２０の露出部分Ａ１，Ａ２，Ａ３にイオンが注入される。イオン注入工程の後に、トレンチ５１ａ，５２ａ，５３ａに素子分離用酸化膜群が埋め込まれる。 （もっと読む）

【課題】 キャパシタ直下の導電性プラグが埋め込まれるホールの加工精度を高めることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜１１の第１、第２ホール１１ａ、１１ｂ内に第１、第２導電性プラグ３２ａ、３２ｂを形成する工程と、酸化防止絶縁膜１４に第１開口１４ａを形成する工程と、第１開口１４ａ内に補助導電性プラグ３６ａを形成する工程と、補助導電性プラグ３６ａ上にキャパシタQを形成する工程と、キャパシタQを覆う第２絶縁膜４１に第３、第４ホール４１ａ、４１ｂを形成する工程と、第４ホール４１ｂの下の酸化防止絶縁膜１４に第２開口１４ｂを形成する工程と、第３ホール４１ａ内に第３導電性プラグ４７ａを形成する工程と、第３ホール４１ａ内に第４導電性プラグ４７ｂを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】ＭＩＳＦＥＴの微細化を推進することのできる絶縁膜形成技術を提供する。
【解決手段】ＭＩＳＦＥＴ（Ｑｓ、Ｑｎ、Ｑｐ）のゲート電極９上に形成する平坦化絶縁膜として、ＨＳＱ−ＳＯＧ膜を約８００℃の高温で熱処理したＳＯＧ膜１６を使用する。また、上層の配線（５４、５５、５６、６２、６３）間の層間絶縁膜として、上記のような高温の熱処理を施さないＨＳＱ−ＳＯＧ膜５７を使用する。 （もっと読む）

【課題】 層間絶縁膜にライナー層を用いつつ高耐圧素子の性能を良好に保つ半導体装置及びその製造方法を提供する。
【解決手段】 ライナー層１２は、層間絶縁膜１３のシリコン酸化膜とエッチング選択比が異なる例えばシリコン窒化膜とする。シリコン酸化膜の層間絶縁膜１３に対し、図示しない素子の接続部に応じて各々深さの異なるコンタクトホールを形成する際、ライナー層１２がエッチングストッパとなる。ライナー層１２の形成に関し、素子分離膜１１上は一様に除いて、その上に層間絶縁膜１３を形成する。これにより、素子分離膜１１ではライナー層１２の残留電荷による悪影響が解消されるので、素子分離能力は落ちずに良好な状態が保たれる。 （もっと読む）

【課題】 キャパシタの上部電極の表面形状を安定化させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン基板２０上に第１アルミナ膜（下地絶縁膜）３７を形成する工程と、第１アルミナ膜３７上に第１導電膜４１、強誘電体膜４２、第２導電膜４３を順に形成する工程と、第２導電膜４３上にマスク材料膜４５を形成する工程と、マスク材料膜４５を補助マスク４５ａにする工程と、補助マスク４５ａと第１レジストパターン４６とをマスクにするエッチングで第２導電膜４３を上部電極４３ａにする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜４２ａにする工程と、第１導電膜４１をパターニングして下部電極４１ａにし、下部電極４１ａ、キャパシタ誘電体膜４２ａ、上部電極４３ａをキャパシタQとする工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 ハードマスクを用いた金属配線形成エッチングで発生する配線不良を抑制する。
【解決手段】 ＴｉまたはＡｌを含む金属配線層６の上に、シリコン酸窒化膜からなるストッパー膜７を形成する。さらに、この上に形成したハードマスク層１０を、フッ素原子を含むガスを用いたプラズマエッチングによりエッチングしてハードマスク１０ａを形成する。
このとき、ストッパー膜７の表面でエッチングがストップするので、ＴｉＦやＡｌＦなどの反応生成物の発生を抑制することができる。これにより、金属配線層６をエッチングして金属配線６ａを形成するエッチング工程において、隣接する金属配線６ａの配線ショートなどの配線不良が発生するのを抑えることができる。 （もっと読む）

【課題】製造工程の増加及び製造コストの増大を抑制する一方で、製造条件の制御が困難ではなく且つ露光の限界を超えるような微細な寸法のエッチング構造を形成する方法を提供する。
【解決手段】薄膜トランジスタ等の半導体装置におけるコンタクトホールに代表されるエッチングにより形成される構造の形成方法およびそれを用いた表示装置の製造方法に関し、特に有機膜の溶解リフロー技術を用いたコンタクトホールに代表されるエッチングにより形成される構造の形成方法およびそれを用いた表示装置用の薄膜トランジスタ基板の製造方法に関し、有機膜及び有機溶媒を添加した膜の少なくともいずれか１つを含み且つ被エッチング構成要素上に位置する有機膜をパターニングして、第一の開口部及び第二の開口部を有する有機マスクを形成する工程と、前記有機マスクを有機溶剤に接触させることで前記有機マスクを溶解してリフローし、変形有機マスクを形成する工程とを少なくとも有する。 （もっと読む）

【課題】 半導体装置が微細化しても細線効果による性能低下を抑制できる、高集積化に適した新たな３次元半導体装置及びその製造方法を提供することである。
【解決手段】 上記課題を解決した半導体装置は、半導体層中にこの半導体層表面に垂直に形成されたトレンチと、前記トレンチの側面及び底面の前記半導体層中に形成され、前記トレンチの深さ方向に形成された複数の素子分離と、前記トレンチの側面に沿って形成され、絶縁膜と電極とを備えた複数の機能素子と、前記電極に接続し、前記複数の機能素子を第１の方向に接続する第１の配線と、前記トレンチの側面及び底面の前記半導体層中に形成され、前記素子分離により分離され、前記機能素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備する。 （もっと読む）

【課題】 ゲート電極上に形成するコンタクトホールの底面の金属膜の表面が酸化されるのを抑制する。
【解決手段】 基板上コンタクトホール１９ａ、１９ｂと、底面に金属膜７ａを露出させたゲート電極上コンタクトホール１９ｃとを形成した後、基板上コンタクトホール１９ａ、１９ｂの底面に露出したシリコン基板１にそれぞれ不純物を注入してＮ型イオン注入層２１、Ｐ型イオン注入層２３を形成する。その後、基板上コンタクトホール１９ａ、１９ｂおよびゲート電極上コンタクトホール１９ｃが埋め込まれない膜厚で、これらのコンタクトホールの内面に金属酸化防止膜２４を形成する。そして、熱処理により不純物を活性化させた後に、それぞれのコンタクトホールの底面の金属酸化防止膜２４を除去する。
このように形成することにより、上記熱処理において金属膜７ａの表面が酸化されるのを抑制することができる。 （もっと読む）

【課題】 複数の高さのデバイスを含む集積回路構造体であって、このようなデバイスに形成されたコンタクトの高さを減少させるために保護層の高さを減少させた、改善された構造体を提供すること。
【解決手段】 単一の基板上に配置された複数の相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ及び複数の垂直バイポーラ・トランジスタを含む集積回路構造体のための方法及び構造体が開示される。垂直バイポーラ・トランジスタは、ＣＭＯＳトランジスタより高さのあるデバイスである。この構造体においては、保護層が、基板の上に、及び、垂直バイポーラ・トランジスタとＣＭＯＳトランジスタとの間に配置される。配線層は保護層の上にある。垂直バイポーラ・トランジスタは、配線層と直接接触しており、ＣＭＯＳトランジスタは保護層を通って延びるコンタクトによって配線層に接続されている。 （もっと読む）